vivado

• 基于 FPGA Vivado 的數(shù)字鐘設(shè)計(jì)（附源工程）

  今天給大俠帶來(lái)基于 FPGA Vivado 的數(shù)字鐘設(shè)計(jì)，開(kāi)發(fā)板實(shí)現(xiàn)使用的是Digilent basys 3。話不多說(shuō)，上貨。本篇掌握基于diagram的Vivado工程設(shè)計(jì)流程，學(xué)會(huì)使用IP集成器，添加 IP 目錄并調(diào)用其中的IP。本篇實(shí)現(xiàn)了一個(gè)簡(jiǎn)單的數(shù)字鐘，能實(shí)現(xiàn)計(jì)時(shí)的功能。由于數(shù)碼管只有4位，因此本數(shù)字鐘只能計(jì)分和秒。本系統(tǒng)的邏輯部分主要由74系列的IP構(gòu)成。

  FPGA技術(shù)江湖

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  2024/12/23

  vivado 數(shù)字鐘

  
• FPGA開(kāi)源項(xiàng)目，應(yīng)該怎么找？

  今天給大俠帶來(lái)在FPGA技術(shù)交流群里平時(shí)討論的問(wèn)題答疑合集（十九），以后還會(huì)多推出本系列，話不多說(shuō)，上貨。Q：想找一些fpga的開(kāi)源項(xiàng)目，應(yīng)該怎么找，或者說(shuō)那些開(kāi)源網(wǎng)站上，我怎么接開(kāi)源項(xiàng)目，我能做什么？

  FPGA技術(shù)江湖

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  2024/09/30

  FPGA vivado

  
• FIFO復(fù)位流程

  在FIFO的使用過(guò)程中不可避免的在某些應(yīng)用下必須使用reset信號(hào)，將當(dāng)前FIFO中數(shù)據(jù)清空，但是我們現(xiàn)在調(diào)用的xilinx的FIFO核在復(fù)位條件不滿足時(shí)會(huì)偶現(xiàn)FIFO進(jìn)入復(fù)位狀態(tài)無(wú)法恢復(fù)，必須重新斷上電才能恢復(fù)的問(wèn)題，所以在使用FIFO時(shí)我們必須嚴(yán)格的按照datasheet上要求執(zhí)行，以免出現(xiàn)異常。

  森森Tech

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  2024/09/03

  xilinx vivado

  
• Vivado使用小技巧

  1.安裝Vivado 2017.4后，打開(kāi)軟件出現(xiàn)如下圖“應(yīng)用程序無(wú)法正常啟動(dòng)（0xc000007b）”錯(cuò)誤：

  FPGA技術(shù)實(shí)戰(zhàn)

  3335

  2024/05/20

  vivado

  
• FPGA Vivado調(diào)用IP核詳細(xì)操作步驟

  今天給大俠帶來(lái)Vivado調(diào)用IP核詳細(xì)操作步驟，手把手教學(xué)，請(qǐng)往下看。話不多說(shuō)，上貨。首先咱們來(lái)了解一下vivado的IP核，IP核（IP Core）：Vivado中有很多IP核可以直接使用，例如數(shù)學(xué)運(yùn)算（乘法器、除法器、浮點(diǎn)運(yùn)算器等）、信號(hào)處理（FFT、DFT、DDS等）。

  FPGA技術(shù)江湖

  2.3萬(wàn)

  2024/05/09

  FPGA vivado

  
• Vivado編譯常見(jiàn)錯(cuò)誤合集（一）

  本文對(duì)Vivado編譯時(shí)常見(jiàn)的錯(cuò)誤或者關(guān)鍵警告做一些梳理匯總，便于日后歸納總結(jié)。

  FPGA技術(shù)實(shí)戰(zhàn)

  1.1萬(wàn)

  2024/04/15

  vivado 編譯

  
• Vivado 使用Simulink設(shè)計(jì)FIR濾波器

  今天給大俠帶來(lái)Vivado經(jīng)典案例：使用Simulink設(shè)計(jì)FIR濾波器，話不多說(shuō)，上貨。FIR(Finite Impulse Response)濾波器：有限長(zhǎng)單位沖激響應(yīng)濾波器，又稱(chēng)為非遞歸型濾波器，是數(shù)字信號(hào)處理系統(tǒng)中最基本的元件，它可以在保證任意幅頻特性的同時(shí)具有嚴(yán)格的線性相頻特性，同時(shí)其單位抽樣響應(yīng)是有限長(zhǎng)的，因而濾波器是穩(wěn)定的系統(tǒng)。因此，F(xiàn)IR濾波器在通信、圖像處理、模式識(shí)別等領(lǐng)域都有著廣泛的應(yīng)用。

  FPGA技術(shù)江湖

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  2024/03/25

  vivado Simulink

  
• Vivado DDS IP核仿真

  直接數(shù)字合成器（DDS）或數(shù)控振蕩器（NCO）是許多數(shù)字通信系統(tǒng)中的重要部件。正交合成器用于構(gòu)造數(shù)字下變頻器和上變頻器、解調(diào)器，并實(shí)現(xiàn)各種類(lèi)型的調(diào)制方案，包括PSK（相移鍵控）、FSK（頻移鍵控（frequency shift keying））和MSK（minimum shift keyed）。

  lee

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  2024/02/18

  vivado dds

  
• Xilinx FPGA Partial Reconfiguration 部分重配置 詳細(xì)教程

  Partial Reconfiguration（部分重配置）在現(xiàn)在的FPGA應(yīng)用中越來(lái)越常見(jiàn)，我們這次的教程以Project模式為例來(lái)說(shuō)明部分重配置的操作過(guò)程。這里我們使用的Vivado版本是2017.2，使用的例程是Vivado自帶的wavegen工程，并在工程中增加一個(gè)計(jì)數(shù)器模塊，如下圖所示

  森森Techdaily

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  2024/02/10

  vivado Xilinx FPGA

  
• Vivado增量編譯的優(yōu)缺點(diǎn)使用方法以及注意事項(xiàng)

  在FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）設(shè)計(jì)中，Vivado是業(yè)界知名的開(kāi)發(fā)工具套件，提供了強(qiáng)大的功能來(lái)進(jìn)行FPGA設(shè)計(jì)和驗(yàn)證。其中的增量編譯功能是Vivado中一個(gè)重要的特性，它可以顯著加快設(shè)計(jì)迭代周期，提高設(shè)計(jì)效率。

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  2024/11/05

  vivado 開(kāi)發(fā)工具
• 如何在Vivado中進(jìn)行時(shí)序分析

  Vivado是Xilinx公司提供的一款全面的集成式設(shè)計(jì)環(huán)境，用于FPGA設(shè)計(jì)、綜合和實(shí)現(xiàn)。時(shí)序分析是數(shù)字電路設(shè)計(jì)中至關(guān)重要的一步，它涉及到信號(hào)傳輸延遲、時(shí)序約束以及滿足時(shí)序要求等內(nèi)容。本文將介紹如何在Vivado中進(jìn)行時(shí)序分析。

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  2024/08/21

  vivado
• ISE和Vivado工具之間的主要區(qū)別是什么

  ISE（Integrated Software Environment）和Vivado是Xilinx公司開(kāi)發(fā)的兩款用于FPGA設(shè)計(jì)和開(kāi)發(fā)的軟件工具。隨著技術(shù)的不斷進(jìn)步，Xilinx逐漸將重心從ISE轉(zhuǎn)向了Vivado。本文將探討這兩款工具之間的主要區(qū)別，包括功能、性能、用戶(hù)體驗(yàn)以及未來(lái)發(fā)展方向。

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  9840

  2024/08/21

  vivado ise軟件

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