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大俠好，歡迎來到FPGA技術(shù)江湖，江湖偌大，相見即是緣分。大俠可以關(guān)注FPGA技術(shù)江湖，在“闖蕩江湖”、"行俠仗義"欄里獲取其他感興趣的資源，或者一起煮酒言歡。

今天給大俠帶來基于 FPGA Vivado 的數(shù)字鐘設(shè)計，開發(fā)板實現(xiàn)使用的是Digilent basys 3。話不多說，上貨。

本篇掌握基于diagram的Vivado工程設(shè)計流程，學(xué)會使用IP集成器，添加 IP 目錄并調(diào)用其中的IP。本篇實現(xiàn)了一個簡單的數(shù)字鐘，能實現(xiàn)計時的功能。由于數(shù)碼管只有4位，因此本數(shù)字鐘只能計分和秒。本系統(tǒng)的邏輯部分主要由74系列的IP構(gòu)成。

獲取本篇相關(guān)源工程代碼，可在公眾號內(nèi)回復(fù)“數(shù)字鐘設(shè)計源工程”，本篇涉及到兩個操作軟件，分別是“Agent軟件”和“WaveForms軟件”，獲取軟件安裝包，可在公眾號內(nèi)對應(yīng)回復(fù)“WaveForms軟件安裝包”，“Agent軟件安裝包”。

操作步驟

1.?創(chuàng)建新的工程項目

1)?雙擊桌面圖標(biāo)打開Vivado 2017.2，或者選擇開始>所有程序>Xilinx Design Tools> Vivado 2017.2>Vivado 2017.2；

2)?點擊‘Create Project’，或者單擊File>New Project創(chuàng)建工程文件；

3)?將新的工程項目命名為‘lab2’，選擇工程保存路徑，勾選‘Create project subdirectory’，創(chuàng)建一個新的工程文件夾，點擊Next繼續(xù)；

4)?選擇新建一個RTL工程，由于本工程無需創(chuàng)建源文件，故將Do not specify sources at this time(不指定添加源文件)勾選上。點擊 Next繼續(xù)；

5)?選擇目標(biāo)FPGA器件：xc7a35tcpg236-1或Basys3；

6)?最后在新工程總結(jié)中，檢查工程創(chuàng)建是否有誤。沒有問題，則點擊Finish，完成新工程的創(chuàng)建；

2.?添加已經(jīng)設(shè)計好的IP核

工程建立完畢，我們需要將lab2這個工程所需的IP目錄文件夾復(fù)制到本工程文件夾下。本工程需要兩個IP目錄：74LSXX_LIB與Interface。74LSXX_LIB 和Interface都位于Basys3_workshopsourceslab2文件夾下

1)?在Flow Navigator中展開PROJECT MANAGER，選擇‘Settings’。

2)?在Project Settings欄中展開IP項，選擇‘Repository’，點擊‘+’添加。

3)?選擇之前復(fù)制的IP文件夾

4)?確認(rèn)彈窗提示一共添加了27個IP核

3. 創(chuàng)建原理圖，添加IP，進(jìn)行原理圖設(shè)計。

1)?在Project Navigator下，展開IP INTEGRATOR，選擇‘Create Block Design’創(chuàng)建新的原理圖設(shè)計。

2)?將新的設(shè)計命名為‘digital_clock’。

3)?在原理圖設(shè)計界面中，主要有兩種方式添加IP核：①Diagram窗口上方的快捷鍵；②在原理圖界面中鼠標(biāo)右擊，選擇‘Add IP’。

4)?在IP選擇框中搜索需要添加的IP，例如74LS90。

5)?按Enter鍵，或者鼠標(biāo)雙擊該IP，可以完成添加。本設(shè)計共需要添加4個74LS90，以及74LS08、seg7decimal、clk_div各1個。添加完成后如下圖所示：

6)?添加一個clock IP，在IP搜索框中搜索‘clock’，選擇‘Clocking Wizard’添加。雙擊IP進(jìn)行配置，在‘Output Clocks’一項，設(shè)置輸出時鐘為兩路100MHz輸出。

7)?在Output Clocks下方，不要勾選‘reset’和‘locked’，點擊OK完成IP配置。

8)?再添加一個concat IP，在IP搜索欄中搜索‘concat’并添加。雙擊IP進(jìn)行配置，將端口數(shù)設(shè)為16。

9)?同樣的，再添加一個端口數(shù)為8的concat IP。至此，我們已經(jīng)完成添加本設(shè)計中所有需要使用的IP。如下圖所示：

10)?創(chuàng)建輸出端口，鼠標(biāo)右鍵選擇8位concat的‘dout[7:0]’引腳，選擇‘Make External’。

11)?完成后，如下圖所示：

12)?同樣的，將seg7decimal IP的clr、a_to_g、an、dp這4個引腳，以及clock IP的clk_in1引腳，以及任意一個74ls90 IP的r9_1引腳make external。

13)?修改端口名，雙擊端口‘r9_1’，在左側(cè)的External Port Properties窗格中將其命名為GND。

14)?同樣的，將‘clk_in1’更名為‘clk’，‘dout[7:0]’更名為‘JC[7:0]’，‘a(chǎn)_to_g[6:0]’更名為‘seg[6:0]’，如下圖所示：

15)?按照下圖連線，可以參考‘連線攻略.txt’文件。

16)?點擊圖紙上方的按鍵，驗證設(shè)計的正確性。

17)?通過驗證后，點擊OK繼續(xù)。Ctrl+S保存設(shè)計。

18)?在Sources窗格中鼠標(biāo)右鍵‘digital_clock’，選擇‘Generate Output Products’。

19)?在彈出窗口中，綜合選項選擇‘Global’，點擊‘Generate’繼續(xù)。

20)?完成后，點擊‘OK’繼續(xù)。

21)?在Sources窗格中鼠標(biāo)右鍵‘digital_clock’，選擇‘Create HDL Wrapper’。

22)?使用默認(rèn)選項，點擊OK繼續(xù)，完成HDL文件的創(chuàng)建。

23)?至此，原理圖的設(shè)計已經(jīng)完成。

4.?添加約束文件

1）?在Flow Navigator中，展開PROJECT MANAGER，點擊‘Add Sources’。

2）?選擇‘Add or create constraints’，點擊Next繼續(xù)。

3）?選擇‘Add Files’，找到并添加‘Digital_Clock.xdc’文件。注意，要勾選Copy constraints files into project（文件路徑：Basys3_workshopsourceslab2）

5.?綜合、實現(xiàn)、生成比特流文件

1）?實驗一已經(jīng)介紹過流程了，為了節(jié)省時間，這里就不一步一步再做贅述了，我們直接在Flow Navigator中展開PROGRAM AND DEBUG，點擊Generate Bitstream。Vivado工具會提示沒有已經(jīng)實現(xiàn)的結(jié)果，點擊‘Yes’，Vivado工具會依次執(zhí)行綜合、實現(xiàn)和生成比特流文件。