加入星計劃，您可以享受以下權(quán)益：

  • 創(chuàng)作內(nèi)容快速變現(xiàn)
  • 行業(yè)影響力擴散
  • 作品版權(quán)保護
  • 300W+ 專業(yè)用戶
  • 1.5W+ 優(yōu)質(zhì)創(chuàng)作者
  • 5000+ 長期合作伙伴
立即加入

半導體工藝

加入交流群
掃碼加入
獲取工程師必備禮包
參與熱點資訊討論
  • FD-SOI，半導體“特色”工藝之路能否走通？
    在進入28納米節(jié)點時，半導體邏輯制造工藝出現(xiàn)了分岔。一條路線走向了三維工藝，即大家所熟知的FinFET，代表廠商有臺積電、英特爾和中芯國際等晶圓制造廠商；另一條路線則還在堅持平面工藝，被稱為FD-SOI（Fully Depleted Silicon-on-Insulator，全耗盡硅型絕緣體上硅），代表廠商有意法半導體（STMicroelectronics）。三星電子與格羅方德（GlobalFoundries）則兩條腿走路，對FinFET與FD-SOI都有布局，但三星的先進邏輯制造工藝還是以FinFET為主。
    1687
    2024/10/31
    FD-SOI，半導體“特色”工藝之路能否走通？
  • 為什么器件失效分析需要Nano-probe機臺？
    器件失效分析（Failure Analysis，F(xiàn)A）關(guān)系到集成電路的質(zhì)量控制、產(chǎn)品可靠性以及產(chǎn)量優(yōu)化。在分析過程中，工程師必須準確定位失效源頭，分析失效機理并找到解決方法。其中，Nano-probe（納米探針）作為一項關(guān)鍵的微納級分析工具，廣泛應(yīng)用于先進工藝制程中，如5nm、7nm、16nm等。
    為什么器件失效分析需要Nano-probe機臺？
  • 為什么器件失效分析需要AFM機臺？
    失效分析是確保集成電路和微電子器件可靠性、優(yōu)化制造工藝的重要環(huán)節(jié)。隨著技術(shù)的進步，特別是進入5nm、7nm等先進工藝節(jié)點后，器件失效模式變得更為復雜，要求我們使用各種高精度的分析工具進行失效定位和機理分析。原子力顯微鏡（Atomic Force Microscope，簡稱AFM）就是其中一種重要的分析工具。
    為什么器件失效分析需要AFM機臺？
  • 東方晶源深耕電子束量測檢測核心技術(shù) “三箭齊發(fā)”新一代EOS上“機”
    電子束量測檢測設(shè)備是芯片制造裝備中除光刻機之外技術(shù)難度最高的設(shè)備類別之一，深度參與光刻環(huán)節(jié)、對制程節(jié)點敏感并且對最終產(chǎn)線良率起到至關(guān)重要的作用。其最為核心的模塊為電子光學系統(tǒng)（Electron?Optical?System，簡稱EOS），決定設(shè)備的成像精度和質(zhì)量， 進而決定設(shè)備的性能。 作為電子束量測檢測領(lǐng)域的先行者、領(lǐng)跑者，東方晶源始終堅持自主研發(fā)，不斷深化研發(fā)投入、加速技術(shù)創(chuàng)新步伐，致力于為客
    東方晶源深耕電子束量測檢測核心技術(shù) “三箭齊發(fā)”新一代EOS上“機”
  • 碳化硅競爭升級，中國企業(yè)施壓國際大廠
    作為第三代半導體材料的典型代表，碳化硅（SiC）與硅（Si）相比，擁有更加優(yōu)異的物理和化學特性，使得SiC器件能降低能耗20%以上，減少體積和重量30%~50%，可滿足中低壓、高壓、超高壓功率器件制備要求。SiC器件可廣泛應(yīng)用于電動汽車、軌道交通、智能電網(wǎng)、通信雷達和航空航天等領(lǐng)域。
    碳化硅競爭升級，中國企業(yè)施壓國際大廠
  • 工程師說 | 先進半導體及其對更可持續(xù)未來的貢獻
    半導體已成為現(xiàn)代世界的重要組成部分，為從工業(yè)自動化到智能手機再到電動汽車的一切事物提供動力。在瑞薩，我們的使命是開發(fā)直接有助于建設(shè)更加可持續(xù)的未來的產(chǎn)品和解決方案。
    工程師說 | 先進半導體及其對更可持續(xù)未來的貢獻
  • 劍指12nm，英特爾與聯(lián)電結(jié)盟的五大利好
    據(jù)TrendForce集邦咨詢研究顯示，2023年Q3全球晶圓代工前十排名再度刷新，英特爾躋身第九，聯(lián)電排名第四。在全球半導體市場不斷擴大和競爭日益激烈的背景下，英特爾和聯(lián)電的抱團不僅標志著兩家想要在技術(shù)研發(fā)上取得突破，也預(yù)示了未來晶圓代工格局可能產(chǎn)生變化。
    劍指12nm，英特爾與聯(lián)電結(jié)盟的五大利好
  • 實用技巧分享：為特定的模擬開關(guān)構(gòu)建宏模型
    如何為特定的模擬開關(guān)構(gòu)建不錯的宏模型，以及如何獲取參數(shù)，為實現(xiàn)物理器件的多個不同的半導體工藝提供支持。本文將以工程師角度為您詳細介紹如何為特定的模擬開關(guān)構(gòu)建不錯的宏模型，以及如何獲取參數(shù)，為實現(xiàn)物理器件的多個不同的半導體工藝提供支持。
    實用技巧分享：為特定的模擬開關(guān)構(gòu)建宏模型
  • 半導體科普 | 半導體制造工藝——挑戰(zhàn)與機遇
    半導體元件制造涉及到一系列復雜的制作過程，將原材料轉(zhuǎn)化為成品元件，以應(yīng)用于提供各種關(guān)鍵控制和傳感功能應(yīng)用的需求。
    半導體科普 | 半導體制造工藝——挑戰(zhàn)與機遇
  • 半導體工藝的極限：1nm之戰(zhàn)
    從7nm到5nm，從5nm到3nm，半導體產(chǎn)業(yè)對于先進工藝制程的追求永不停歇。2022年，當臺積電宣布已經(jīng)掌握成功大量量產(chǎn)3nm鰭式場效電晶體制程技術(shù)后，1nm開始一步步逼近。對于先進工藝的掌握，意味著更高的性能、更頂尖的技術(shù)。從 3nm跨越到1nm，這其中面臨的技術(shù)挑戰(zhàn)猶如天塹。因此，1nm對于業(yè)界來說也充滿著誘惑。
    半導體工藝的極限：1nm之戰(zhàn)
  • 使用半大馬士革工藝流程研究后段器件集成的工藝
    隨著技術(shù)推進到1.5nm及更先進節(jié)點，后段器件集成將會遇到新的難題，比如需要降低金屬間距和支持新的工藝流程。為了強化電阻電容性能、減小邊緣定位誤差，并實現(xiàn)具有挑戰(zhàn)性的制造工藝，需要進行工藝調(diào)整。為應(yīng)對這些挑戰(zhàn)，我們嘗試在1.5nm節(jié)點后段自對準圖形化中使用半大馬士革方法。我們在imec生產(chǎn)了一組新的后段器件集成掩膜版，以對單大馬士革和雙大馬士革進行電性評估。
    使用半大馬士革工藝流程研究后段器件集成的工藝
  • 全球電源第一梯隊廠商來了！看臺達如何助力半導體關(guān)鍵工藝再提速
    本期我們邀請到了臺達集團中達電通的半導體行業(yè)經(jīng)理林波，先請林總和大家打個招呼，同時也向我們介紹一下臺達是一家什么樣的公司。
    全球電源第一梯隊廠商來了！看臺達如何助力半導體關(guān)鍵工藝再提速
  • 濕法化學腐蝕
    濕法腐蝕在半導體工藝里面占有很重要的一塊。不懂化學的芯片工程師是做不好芯片工藝的。正常一些的腐蝕Sio2等氧化層工藝，也有許多腐蝕銅、Al、Cr、Ni等金屬層工藝。有時還需要做一些晶圓的返工程序，如何配置王水、碘化物溶液等。相對于真空設(shè)備，成形穩(wěn)定的工藝參數(shù)來講，化學間才是考驗芯片工程師的主要場地。
    濕法化學腐蝕
  • 半導體工藝，繼續(xù)撒幣
    SoC設(shè)計項目的經(jīng)濟因素十分復雜，但影響總體成本的基本因素有五個：內(nèi)容庫、EDA工具、制造代工、時間和生產(chǎn)前訂單預(yù)測。設(shè)計芯片的成本隨工藝進一步先進而飆升，進入5nm工藝可能達到5.4億美元。因此，計算芯片成本并非簡單事，需要在高效晶圓使用和研發(fā)之間平衡。
    半導體工藝，繼續(xù)撒幣
  • 科普分享 | 半導體加工技術(shù)的歷史、趨勢和演變
    半導體技術(shù)工藝節(jié)點是衡量芯片晶體管和其他組件尺寸的標準。這些年來，節(jié)點的數(shù)量一直在穩(wěn)步增加，導致計算能力也相應(yīng)增加。一般來說，工藝節(jié)點越小，特征尺寸越小，晶體管越小，速度越快，越節(jié)能。
    科普分享 | 半導體加工技術(shù)的歷史、趨勢和演變
  • 中國半導體特色工藝的機會來了
    總體來看，當下的晶圓代工業(yè)，有兩類代工廠，一類專注于數(shù)字技術(shù)，以滿足行業(yè)對存儲、CPU和邏輯芯片的代工需求，這類多采用先進制程工藝，目標是實現(xiàn)更小的節(jié)點尺寸和更高的運算能力，其產(chǎn)品生命周期較短，因為制程節(jié)點在不斷演進。
    中國半導體特色工藝的機會來了
  • 使用虛擬實驗設(shè)計加速半導體工藝發(fā)展
    實驗設(shè)計(DOE)是半導體工程研發(fā)中一個強大的概念，它是研究實驗變量敏感性及其對器件性能影響的利器。如果DOE經(jīng)過精心設(shè)計，工程師就可以使用有限的實驗晶圓及試驗成本實現(xiàn)半導體器件的目標性能。然而，在半導體設(shè)計和制造領(lǐng)域，DOE（或?qū)嶒灒┛臻g通常并未得到充分探索。相反，人們經(jīng)常使用非常傳統(tǒng)的試錯方案來挖掘有限的實驗空間。這是因為在半導體制造工藝中存在著太多變量，如果要充分探索所有變量的可能情況，需要極大的晶圓數(shù)量和試驗成本。在這種情況下，虛擬工藝模型和虛擬DOE可謂是探索巨大潛在解空間、加速工藝發(fā)展的同時減少硅實驗成本的重要工具。本文將說明我們在高深寬比通孔鎢填充工藝中，利用虛擬DOE實現(xiàn)了對空隙的有效控制和消除。示例中，我們使用原位沉積-刻蝕-沉積 (DED) 法進行鎢填充工藝。
  • 助力提升芯片質(zhì)量和產(chǎn)量，半導體工藝監(jiān)測中的光譜應(yīng)用
    根據(jù)檢測工藝所處的環(huán)節(jié)，IC集成電路檢測被分為設(shè)計驗證、前道量檢測和后道檢測。前道量測、檢測均會用到光學技術(shù)和電子束技術(shù)，其中光學量測通過分析光的反射、衍射光譜間接進行測量，其優(yōu)點是速度快、分辨率高、非破壞性。
  • Atonarp Aston Impact 計量平臺開始向韓國半導體 FAB 批量出貨
    Atonarp，半導體工藝控制原位實時高靈敏度計量領(lǐng)域的領(lǐng)頭企業(yè)，在全球范圍內(nèi)正式發(fā)布并銷售其 Aston 平臺。這是 Atonarp 公司全球發(fā)展進程中的一座重要里程碑。
  • 去年夏天，英特爾為何"崩盤"了，5年后能反超嗎
    2020年，英特爾被迫承認，它將大幅延遲推出其最近更名為Intel 4的7納米節(jié)點。這促使高管層大批離職，并承認英特爾可能不得不面對不可想象的事情，即將自己的制造業(yè)務(wù)外包出去。

正在努力加載...