芯片設計有多少你是不知道的？

近幾年芯片市場像是過山車一樣，19年左右的爆火，芯片企業(yè)猶如雨后春筍一樣絡繹不絕，經(jīng)過這兩年后，芯片行業(yè)變成了風險行業(yè)，不少企業(yè)欠薪，裁員。

對IC從業(yè)者和芯片行業(yè)的獵頭來說，了解整個IC設計流程以及各個階段做的事情很重要，包括行業(yè)內(nèi)的專有名詞也需要知道一些，所以詳細的梳理一下芯片設計各個階段的東西。篇幅較長，一定要收藏下來，隨時可以看。

1、名稱解釋

首先我們先將工作中和圈里人常說的名詞解釋一下

TPU：Tensor Processing Unit，張量處理單元，是通過了專門深度機器學習訓練的定制芯片，計算效能較高。

BPU：Brain Processing Unit，基于高斯架構(gòu)、伯努利架構(gòu)及貝葉斯架構(gòu)的嵌入式人工智能芯片。

NPU：Neural Network Processing Unit，嵌入式神經(jīng)網(wǎng)絡處理器。NPU 采用“數(shù)據(jù)驅(qū)動并行計算”架構(gòu)，擅長處理視頻、圖像類海量多媒體數(shù)據(jù)。

DPU：Data Processing Unit，以數(shù)據(jù)為中心構(gòu)造的專用處理器，采用軟件定義技術路線支撐基礎設施層資源虛擬化，支持存儲、安全、服務質(zhì)量管理等基礎設施層服務。

VPU：Vision Processing Unit，視頻處理單元，是視頻處理平臺核心引擎，具有硬解碼功能以及減少 CPU 負荷、減少網(wǎng)絡帶寬消耗等優(yōu)點。

邏輯單元：ASIC 器件內(nèi)部用于完成用戶邏輯的最小單元。每單位邏輯單元由寄存器、進位鏈、寄存器及連接鏈構(gòu)成。

門陣列：半導體廠商在硅片上形成基本單元的邏輯門母板，并基于母版按用戶特定需求設計電路布局的半客戶定制品芯片，可分為有信道和無信道兩種
與門：邏輯“與”電路，是執(zhí)行“與”運算的基本邏輯門電路。與門有多個輸入端，一7 此文件為內(nèi)部工作稿，僅供內(nèi)部使用 報告編碼[19RI0702]?個輸出端。當所有輸入同時為高電平（邏輯 1）時，輸出才為高電平，否則輸出為低電平（邏輯 0）。

或門：邏輯“或”電路。或門有多個輸入端，一個輸出端，只要輸入中有一個為高電平時（邏輯 1），輸出就為高電平（邏輯 1）。只有當所有的輸入全為低電平（邏輯 0）時，輸出才為低電平（邏輯 0）。

PLD：Programmable Logic Device，可編程邏輯器件，一種通用集成電路，其邏輯功可按照用戶對器件編程來確定。

標準單元庫：包含組合邏輯、時序邏輯、功能單元和特殊類型單元的集合，是集成電路芯片后端設計過程中的基礎部分。

時鐘電路：像時鐘一樣準確運動的振蕩電路，多由晶體振蕩器、晶震控制芯片和電容組成，可保證任何電路工作按時間順序進行。
邊緣計算：在靠近物或數(shù)據(jù)源頭的一側(cè)，采用網(wǎng)絡、計算、存儲、應用核心能力為一體的開放平臺，就近提供最近端服務。

IP 核：Intellectual Property Core，知識產(chǎn)權核或知識產(chǎn)權模塊，是集成電路可重用設計方法學中針對芯片設計的可重用模組。IP 分為軟 IP、固 IP 和硬 IP，軟 IP 是用Verilog、VHDL 等硬件描述語言的功能塊，不涉及具體電路元件，固 IP 是綜合功能塊，硬 IP 用來提供設計最終階段產(chǎn)品“掩膜”。

流片：集成電路“試生產(chǎn)”流程。集成電路設計完成后，廠商進行小規(guī)模生產(chǎn)測試，并于測試通過后按既有電路設計進行大規(guī)模生產(chǎn)。
深度學習：一種機器學習算法，學習樣本數(shù)據(jù)的內(nèi)在規(guī)律和表示層次，最終目標是讓機器像人一樣具有分析學習能力，能夠識別文字、圖像和聲音等數(shù)據(jù)。

摩爾定律：價格不變時，集成電路上可容納的元器件數(shù)目，約每隔 18 至 24 個月增加一倍，性能提升一倍。該定律揭示了信息技術進步的速度。

串行運算：一種一次只執(zhí)行一個指令的算法。多個程序在同一處理器上執(zhí)行，僅在當前計算指令執(zhí)行結(jié)束后，下一個計算指令才可開始運行。

并行運算：一種一次執(zhí)行多個指令的算法，目的是提高計算速度。并行運算通過擴大問題求解規(guī)模解決大型復雜計算問題。

裸片：加工廠初步產(chǎn)出芯片，只具備用于封裝的壓焊點，不可直接應用于實際電路中。

算力：計算機能夠完成一個數(shù)學程序的速度，如接收任何一組信息，并將其轉(zhuǎn)換成字母和特定長度數(shù)字的速度。

功耗比：一種測量計算機系統(tǒng)結(jié)構(gòu)或電腦硬件能量轉(zhuǎn)換效率的方法。

EDA：Electronics Design Automation，以計算機為工具，設計者在軟件平臺上用硬件描述語言 VerilogHDL 完成設計文件，再由計算機自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對特定目標芯片完成適配編譯、邏輯映射和編程下載等工作。

晶圓良率：在集成電路制造中，完成所有工藝步驟后測試合格的芯片數(shù)量與整片晶圓上有效芯片數(shù)量的比值。

光罩：制作集成電路過程中，利用光蝕刻技術，將電路圖型復制于半導體晶圓上的工作原理。光罩原理與沖洗照片時利用底片將影像復制至相片的原理類似。

DDR：雙倍速率同步動態(tài)隨機存儲器，是具有雙倍數(shù)據(jù)傳輸率的 SDRAM，其數(shù)據(jù)傳輸速度為系統(tǒng)時鐘頻率兩倍，傳輸性能優(yōu)于傳統(tǒng) SDRAM。

SDRAM：Synchronous Dynamic Random Access Memory，同步動態(tài)隨機存取內(nèi)存，設有一個同步接口，接口在響應控制輸入前等待時鐘信號，以達到存儲與計算機系統(tǒng)總線同步運行效果。

模組：包括多個集成電路、半導體管芯、其他分立元件并置于統(tǒng)一襯底上的單個大型集成電路組件。

程序算法：對特定問題進行求解的有限序列指令，每條指令完成一個或多個操作。

NP 架構(gòu)：專門為網(wǎng)絡設備處理網(wǎng)絡流量而設計的處理器，其體系結(jié)構(gòu)和指令集對防火墻常用包過濾、轉(zhuǎn)發(fā)等算法和操作均進行專門優(yōu)化，可高效完成 IP 棧常用操作，并對網(wǎng)絡流量進行快速并發(fā)處理。

DSP：Digital Signal Processor，以數(shù)字信號處理大量信息的特殊微處理器，可將事物運動變化轉(zhuǎn)變?yōu)閿?shù)字串，并通過計算方法從中提取有效信息，以滿足實際應用需求。

模數(shù)轉(zhuǎn)換：模擬信號向數(shù)字信號轉(zhuǎn)換，轉(zhuǎn)換所得信號可用軟件進行處理，轉(zhuǎn)換過程通過轉(zhuǎn)換器（ADC）實現(xiàn)。

PCB：Printed Circuit Board，采用電子印刷術制作的電路板，是電子元器件支撐體和連接載體

Tops/W：1W 功耗情況下處理器運算能力性能指標，代表每秒每瓦萬億次計算量。

2、如何設計一顆數(shù)字芯片呢？

了解上面的名詞解釋之后，我們正式進入到芯片設計的部分，主要講述芯片從設計到流片的各個階段都干了什么事情，以及用到的主要工具。

為了更直觀的理解IC設計流程，我用生活中熟悉的例子-蓋房子的過程，來形象的理解設計芯片過程?，F(xiàn)在，我們開始蓋房子首先，我們需要明確房子的用途，是要蓋豪華的大別墅，還是蓋經(jīng)濟的商品房，或是蓋廉價的出租房等確定好蓋什么類型的房子之后，我們需要對房子進行整體方案進行設計，包括房子的面積、成本、地理位置等等。

接下來就要進一步設計，房子的結(jié)構(gòu)特征，有幾層樓，有多少間房，每個房間的位置，房間的格局是什么樣的，廚房、衛(wèi)生間的位置。我們先稱之為架構(gòu)設計，一般也是總設計師干的。

整體架構(gòu)方案確定好了之后，需要對每個房間進一步設計實現(xiàn)，廚房和衛(wèi)生間格局肯定是不一樣的，功能也不同，每個小房間的設計，我們先稱為單元設計，這些一般都是一些設計工程師干的。房間在設計過程中，需要隨時檢查是不是和最初計劃方案一致，功能是否達到，不能方案要求廚房需要4個插座，結(jié)果設計完只有2個插座，衛(wèi)生間要求馬桶，設計出來是個蹲坑。

每個房間的設計都是一邊設計一邊檢查，確保和設計的方案一致，我們稱為驗證，由檢測工程師干。每個房間、每個模塊都弄完了之后，還需要把各個房間連接到一塊看是否沒有問題，比如每個房間門是否正常，不能每個房間綜合起來一看，相互不通；每個房間的電線是不是都正常通路，不能一通電，有一個房間沒電。當然，希望的結(jié)果是所有功能都沒有問題，使用了最少的電線連接了所有的屋子，這塊我們先將其稱為綜合。

當以上的設計都完成且沒有問題之后，就會得到一個房屋設計圖，假設我們需要將房屋圖紙再交給專門做模型設計的公司，也就是把前面圖上的東西換成特定元件。打個比方，圖紙上的插座圖標，用特指插座的元件代替，把房屋圖紙上每個房間的東西都用特定的元件代替(建筑公司能看懂的元件圖標），全部完成之后，就會得到一個建筑公司需要的文件，他們只需要按照這個文件開始建造房子就好了。

蓋房子就先講到這里，那我們根據(jù)建房子的例子，梳理一下芯片設計的過程。

3、數(shù)字ic設計流程

首先，我們需要確定芯片的類型，以及他的主要用途，是設計擅長圖像處理的GPU芯片，還是設計訓練、推理的AI芯片，或是設計服務器芯片等。

類比上面蓋房子的過程，將數(shù)字芯片設計分為五大步驟：1）系統(tǒng)的行為級設計，確定芯片的功能、性能指標（包括芯片面積、成本等）2）結(jié)構(gòu)設計，根據(jù)芯片的特點，將其劃分為多個接口清晰、功能相對獨立的子模塊3）邏輯設計，采用規(guī)則結(jié)構(gòu)來實現(xiàn)，或者利用已驗證的邏輯單元4）電路級設計，得到可靠的電路圖，5）將電路圖轉(zhuǎn)換為物理版圖。具體而言，我們把芯片設計分為前端設計（也稱邏輯設計）和后端設計（也稱物理設計）

前端設計階段

1、規(guī)格制定

芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設計公司（稱為Fabless，無晶圓設計公司）提出的設計要求，包括芯片需要達到的具體功能和性能方面的要求。

2、整體架構(gòu)及功能模塊劃分

確定芯片規(guī)格并做好總體架構(gòu)設計方案，包括系統(tǒng)功能、性能、物理尺寸、設計模式、制造工藝等，根據(jù)客戶提出的規(guī)格要求，做出具體的設計方案和實現(xiàn)架構(gòu)，劃分模塊功能，以下面的SoC芯片的架構(gòu)為例，需要設計整體架構(gòu)方案。這里就涉及到一個崗位(芯片設計架構(gòu)師)

3、邏輯設計

將系統(tǒng)功能結(jié)構(gòu)化，通常是使用Verilog、System Verilog 等硬件描述語句寫RTL（寄存器傳輸級）代碼，完成相關設計規(guī)范的代碼編寫，并保證代碼的可綜合、可讀性，同時還需要考慮相關模塊的復用性。這里涉及的崗位是-前端設計工程師

RTL代碼圖

4、仿真驗證?

仿真驗證就是檢驗編碼設計的正確性，檢驗的標準就是第一步制定的規(guī)格?？丛O計是否精確地滿足了規(guī)格中的所有要求。規(guī)格是設計正確與否的黃金標準，一切違反，不符合規(guī)格要求的，就需要重新修改設計和編碼。設計和仿真驗證是反復迭代的過程，直到驗證結(jié)果顯示完全符合規(guī)格標準。這里的仿真也稱為前仿真。?這里涉及的崗位是-驗證工程師

5、邏輯綜合――Design Compiler?

仿真驗證通過，進行邏輯綜合。邏輯綜合的結(jié)果就是把設計實現(xiàn)的RTL代碼翻譯成門級網(wǎng)表netlist。

使用芯片制造商提供的標準電路單元加上時間約束（Timing Constraints）等條件，完成綜合出來的電路在面積，時序等目標參數(shù)上達到的標準。

邏輯綜合需要基于特定的綜合庫，不同的庫中，門電路基本標準單元（standard cell）的面積，時序參數(shù)是不一樣的。所以，選用的綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。該步驟中，通常還會插入DFT、clock gating等。

從芯片生產(chǎn)的角度來看，在該步驟之前，所有的工作都可近似看做一個虛擬性的，與現(xiàn)實無關。而從邏輯綜合起，后續(xù)所有的工作都將與工藝的物理特性、電特性等息息相關。一般來說，綜合完成后需要再次做仿真驗證（這個也稱為后仿真，之前的稱為前仿真）。

工具：DesignCompiler、RTL Compiler

從設計程度上來講，前端設計的結(jié)果就是得到了芯片的門級網(wǎng)表電路和標準延時文件netlist；

后端設計流程

1、DFT?Design For Test，可測性設計

DFT一般是個單獨的崗位，根據(jù)公司情況不同，放到前后端都可以，這里為了方便理解，就放到后端來講。

DFT的目的就是在設計的時候就考慮將來的測試。常見方法就是，在設計中插入scan chain, 插入Mbist, 插入Lbist, ?生成ATPG pattern, 故障診斷，DFT 工程師像老中醫(yī)插入、觀察、診斷。

工具Synopsys的DFT Compiler，還有Cadence的Moduls。?

2、STA?

Static Timing Analysis（STA），靜態(tài)時序分析，這也屬于驗證范疇，它主要是在時序上對電路進行驗證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。這個是數(shù)字電路基礎知識，一個寄存器出現(xiàn)這兩個時序違例時，是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎的數(shù)字芯片功能肯定會出現(xiàn)問題。?這里涉及到的崗位有STA工程師

STA工具有Synopsys的Prime Time，還有Cadence的tempus。?

3、形式驗證?

這也是驗證范疇，它是從功能上（STA是時序上）對綜合后的網(wǎng)表進行驗證。常用的就是等價性檢查方法，以功能驗證后的RTL設計為參考，對比綜合后的網(wǎng)表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先RTL描述的電路功能。

形式驗證工具有Synopsys的Formality，還有Cadence的Conformal。?

4、布局規(guī)劃(FloorPlan)?

布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。

工具為Synopsys的Astro，現(xiàn)在為ICC/ICC2。?

5、CTS?

Clock Tree Synthesis，?時鐘樹綜合，簡單點說就是時鐘的布線。由于時鐘信號在數(shù)字芯片的全局指揮作用，它的分布應該是對稱式的連到各個寄存器單元，從而使時鐘從同一個時鐘源到達各個寄存器時，時鐘延遲差異最小。這也是為什么時鐘信號需要單獨布線的原因。

CTS工具，Synopsys的Physical Compiler，現(xiàn)在為ICC/ICC2。?

6、布線(Place & Route)?

這里的布線就是普通信號布線了，包括各種標準單元（基本邏輯門電路）之間的走線。比如我們平常聽到的7m工藝，或者說5nm工藝，實際上就是這里金屬布線可以達到的最小寬度，從微觀上看就是MOS管的溝道長度。

工具Synopsys的Astro，現(xiàn)在為ICC/ICC2。?

7、寄生參數(shù)提取?

由于導線本身存在的電阻，相鄰導線之間的互感，?耦合電容在芯片內(nèi)部會產(chǎn)生信號噪聲，?串擾和反射。這些效應會產(chǎn)生信號完整性問題，導致信號電壓波動和變化，如果嚴重就會導致信號失真錯誤。提取寄生參數(shù)進行再次的分析驗證，分析信號完整性問題是非常重要的。

工具Synopsys的Star-RCXT 。

8、版圖物理驗證?

對完成布線的物理版圖進行功能和時序上的驗證，驗證項目很多，如：

LVS（Layout Vs Schematic）驗證，簡單說，就是版圖與邏輯綜合后的門級電路圖的對比驗證；

DRC（Design Rule Checking）：設計規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求，；

ERC（Electrical Rule Checking）：電氣規(guī)則檢查，檢查短路和開路等電氣，電遷移EMC規(guī)則違例等等。

工具為Synopsys的Hercules 。

后端物理設計的結(jié)果就是得到GDS II文件

物理版圖驗證完成也就是整個芯片設計階段完成，下面的就是芯片制造了。物理版圖以GDS II的文件格式交給芯片代工廠（稱為Foundry）在晶圓硅片上做出實際的電路，再進行封裝和測試，就得到了我們實際看見的芯片。

上面詳細介紹了一下芯片設計的各個階段，每個階段也能看到需要用到各種工具，其中最重要的工具就是EDA工具了，這也是中國芯片設計被卡脖子的主要環(huán)節(jié)

EDA?電子設計自動化技術是指包括電路系統(tǒng)設計、系統(tǒng)仿真、設計綜合、PCB版圖設計和制版的一整套自動化流程。

根據(jù)?EDA?工具的應用場景不同，可以將?EDA?工具分為數(shù)字設計類、模擬設計類、晶圓制造類、封裝類、系統(tǒng)類等五大類，其中系統(tǒng)類又可以細分為?PCB、平板顯示設計工具、系統(tǒng)仿真及原型驗證和?CPLD/FPGA設計工具等。本文主要講述數(shù)字IC設計。

數(shù)字設計類工具主要是面向數(shù)字芯片設計的工具，是一系列流程化點工具的集合，包括功能和指標定義、架構(gòu)設計、RTL?編輯、功能仿真、邏輯綜合、靜態(tài)時序仿真（Static Timing Analysis，STA）、形式驗證等工具。

上面已經(jīng)把芯片設計的整個過程詳細講完了，下面把EDA工具在芯片設計各個階段使用的主流工具展示一下，如下圖：

芯片設計流程及電路結(jié)構(gòu)變化圖

?數(shù)字芯片設計主流?EDA?工具

4、宏觀再看IC設計

在半導體行業(yè)中，芯片設計公司無疑是行業(yè)產(chǎn)業(yè)鏈的上游業(yè)態(tài)。據(jù)統(tǒng)計，中國目前芯片設計公司大約有超過 2000 家左右，這 2000 家左右的芯片設計企業(yè)，營業(yè)收入超過 1 億元的不足 100 家，有超過 90% 處于初創(chuàng)期。每一顆芯片設計研發(fā)過程是一個需要 2 到 3 年技術積累和自我迭代的漫長過程。對于芯片設計企業(yè)或團隊來說，需要五個內(nèi)部的或外部的技術支持角色，給予芯片設計團隊專業(yè)的和長期的技術支持，這種支持將伴隨整個芯片的開發(fā)和迭代過程。

IP?資源庫以及技術支持

IP 的初期投入很高，主要包括IP?的研發(fā)投入（包括芯片設計的人力成本，IT/CAD 系統(tǒng)及 EDA 費用等）、為了驗證 IP 功能與性能的投入（包括芯片代工廠的流片與 IP 的測試費用等），以及拓展市場的商務投入。

IP 業(yè)務的收入主要包括：授權金（license fee）與版稅（royalty）兩個部分。授權金一般在 IP 授權確定時預先支付，版稅在使用 IP 的芯片設計公司項目量產(chǎn)時收取，一般按照加工晶圓價格的一定百分比收取。

IP 業(yè)務前期研發(fā)投入大，驗證周期長，客戶定制化需求多，研發(fā)階段結(jié)束后由于 IP 市場競爭的關系價格端也會遭遇類似摩爾定律的價格下降，導致如果 IP 不能盡快多次出售，可能無法覆蓋研發(fā)成本的被動局面。這將進一步導致沒有足夠的投入到新的 IP 研發(fā)中，造成 IP 業(yè)務的惡性循環(huán)。從投入產(chǎn)出比的角度來看，如果 IP 研發(fā)出來后不能夠多次復用或者從客戶的成功量產(chǎn)中獲得一部分的版稅（royalty）收益，從商務模式上看確實是一門難做的生意。

相比于整個芯片銷售來說，IP 的營業(yè)額也相對有限，這也是國內(nèi)資本市場對 IP 業(yè)務投入比較謹慎的一個原因。因此，如果想要 IP 行業(yè)能夠良性快速發(fā)展，必須從商務上確保研發(fā)出的 IP 能夠被多次授權使用，并能夠從客戶芯片成功量產(chǎn)中產(chǎn)生版稅收益?？v觀整個 IP 市場，ARM 一家就占據(jù)了近一半的市場份額，究其原因除了ARM IP 本身的產(chǎn)品力之外，商務上能夠很好的復用并有持續(xù)不斷的版稅收入起到了關鍵作用。

工藝庫資源以及技術支持

工藝庫文件是連接晶圓廠同芯片設計公司以及 EDA 供應商之間最主要的橋梁和媒介，是 Foundry 晶圓廠為客戶提供的最基礎設計文件和數(shù)據(jù)支持。

工藝庫文件是晶圓廠根據(jù)本身工藝能力 , 技術節(jié)點及所專注的不同晶圓產(chǎn)品的特色，在通過公司內(nèi)部所有相關技術部門經(jīng)過多年不斷的工藝數(shù)據(jù)收集驗證而總結(jié)出來的，所以工藝庫文件是晶圓廠的技術精華和服務客戶關鍵核心。

通常晶圓廠為客戶提供基礎工藝庫文件為 PDK (Process Design Kit) , 而 PDK 一般會包含 “Pcell (Parameterized Cell, 參數(shù)化單元 )，Layout Techfifiles, Spice Models, 及 PV Rule ( 物理驗證規(guī)則 ) 文件（DR / DRC / LVS, Parasitic Extraction）” 等各種文件，PDK 是晶圓廠用本生的語言所定義的能反應Foundry 各種工藝的文檔資料；正是由于 PDK 及相關設計文件的重要性，所以 Design House 如何能及時向 Foundry 申請并得到正確的設計文件對設計公司開展新的芯片項目設計就十分關鍵了。

對于晶圓廠，因為 PDK 及相關設計文件代表 Foundry 的技術核心所在，目前各不同F(xiàn)oundry 在先進技術節(jié)點的技術競爭又十分激烈，所以晶圓廠對本身的設計文件的管控都有十分嚴格的規(guī)定和完善復雜的審批流程，這也導致中小型的設計公司往往需要經(jīng)過較為繁瑣的申請手續(xù)才能夠得到晶圓廠提供的完整設計文件。

EDA 資源以及技術支持

EDA，即電子設計自動化（Electronics Design Automation），一般來說，EDA 設計工具的形態(tài)是一套計算機軟件。EDA 產(chǎn)業(yè)是集成電路設計產(chǎn)業(yè)的最上游，也是整個電子信息產(chǎn)業(yè)的基石之一。集成電路的設計離不開 EDA 工具，如果說芯片是子彈，是糧食的話，那么芯片 EDA 工具則是制造子彈，加工糧食的工具，其重要性可見一斑。
EDA 工具的產(chǎn)業(yè)規(guī)模并不大，2018 年全球 EDA 市場規(guī)模僅有 97.15 億美元而已，相對于幾千億美金的集成電路產(chǎn)業(yè)來說占比不到 5%。但在目前，EDA 產(chǎn)業(yè)是一個非常明顯的寡頭壟斷結(jié)構(gòu)。最大的三家 EDA 供應商——Synopsys，Cadence 和 Mentor（已被西門子收購）的市場占有率達到了 60% 以上。而在集成電路設計領域，三家大廠的市場占有率就更高了。前 3 家 EDA 公 司（Synopsys、Cadence 及 Mentor）壟斷了國內(nèi)芯片設計 95% 以上的市場，他們能給客戶提供完整的前后端技術解決方案。所以，EDA 對集成電路產(chǎn)業(yè)具有“卡脖子”的戰(zhàn)略地位，如果這三家大廠對某個集成電路供應商關閉工具供應的話，那同直接下手“掐死”這個供應商是沒什么兩樣的。這兩年的中興、華為事件，我們都看到三大 EDA 公司一旦對國產(chǎn)芯片公司斷供帶來的長遠影響。

當前國家大力發(fā)展芯片產(chǎn)業(yè)也給國內(nèi) EDA 公司帶來了新的機遇，我們看到機會點主要來自于以下幾個方面：

國內(nèi)芯片設計公司對于國產(chǎn) EDA 的接受度更高，尤其是在中興、華為事件之后，國產(chǎn)芯片供應商都看到了打造自主可控供應鏈的重要性，在 EDA 這一卡脖子的環(huán)節(jié)，積極試用和購買國產(chǎn) EDA 工具，加速產(chǎn)品的迭代和升級，將極大地促進本土 EDA 工具和生態(tài)的發(fā)展

國家層面認識到 EDA 工具的重要性，在資金和人才政策上予以了傾斜，以及投資機構(gòu)對這一集成電路細分領域的關注和資金流入

云端軟件和服務的趨勢對于國產(chǎn) EDA 生態(tài)的促進，一是軟件按照服務的時間長短和調(diào)用的 License 數(shù)量收費，對于客戶可以節(jié)省 EDA 的購買費用，國產(chǎn) EDA 供應商針對新市場需求的銷售策略更加靈活彈性；二是提供 EDA 云服務也能有效的防止軟件盜版的發(fā)生，推進了軟件的正版化

CAD 技術支持

CAD 服務是連接芯片設計工作和 IT 基礎架構(gòu)重要環(huán)節(jié)。CAD 管理工作的目標是為了通過在合理的 IT 基礎架構(gòu)上，優(yōu)化 CAD 體系中的六大板塊，以提供芯片設計工作得以高效順利進行的管理體系。

CAD 管理與 IT 基礎架構(gòu)服務以及設計團隊的關系如下圖所示：

IT 技術支持

半導體行業(yè)的 IT 基礎架構(gòu)，相對于大 IT 行業(yè)來說，還是一個相對封閉和技術相對保守的細分子行業(yè)。大 IT 行業(yè)的發(fā)展規(guī)律對于細分子行業(yè)的 IT 技術發(fā)展，是有著引領性的作用的。

隨著云計算技術的快速發(fā)展，以及半導體行業(yè)也從封閉轉(zhuǎn)向半開放，國外一些大的半導體公司開始率先嘗試利用混合云方式來優(yōu)化成本和提高 IT 敏捷運維能力。半導體行業(yè)的 IT 基礎架構(gòu)，目前仍然以私有化部署數(shù)據(jù)中心的方式為主，典型技術范圍包括：網(wǎng)絡技術、安全技術、虛擬化技術、高性能計算技術。

5、熱門崗位解讀

下面把涉及到的關鍵崗位分析一下，就能知道我們需要具備什么知識結(jié)構(gòu)了，以某公司的崗位jd為例

SOC架構(gòu)設計（ARM）

職位描述

1、負責SOC芯片的系統(tǒng)架構(gòu)設計；

2、負責協(xié)調(diào)驗證組完成芯片的功能驗證；

3、負責推進項目整體工作，協(xié)調(diào)設計、驗證以及后端團隊；按照項目計劃整體推進項目工作，確保項目按計劃執(zhí)行；

職位要求

1、計算機、電子工程類本科以上7年工作經(jīng)驗，或碩士以上5年工作經(jīng)驗；

2、5年以上芯片架構(gòu)和設計經(jīng)驗，深入了解一個或多個SOC模塊；

3、具備軟件編程能力（C/C++，python），熟悉Linux Kernel和系統(tǒng)軟件.；

4、熟悉常用benchmark和分析方法優(yōu)先；

能力分析：

首先需要人選有5年以上的芯片架構(gòu)和設計經(jīng)驗，一顆芯片，性能的60% 取決于架構(gòu)師，在國內(nèi)好的架構(gòu)師不超過三位數(shù)，極好的架構(gòu)師不超過兩位數(shù)，架構(gòu)師是芯片靈魂的締造者，是食物鏈的最頂端，是牛逼閃閃的存在，架構(gòu)敲定了之后，大量的算法工程師跟上，對于協(xié)議規(guī)定的每個點，都要選擇適當?shù)乃惴ǎ肅/C++ 做精確模擬仿真，要確保功能、精度、效率、吞吐量等指標，Matlab 跟GCC 應該是他們使用最多的工具。

SOC前端設計

職位描述

1、根據(jù)芯片總體設計要求進行IP模塊前端詳細設計；

2、根據(jù)模塊規(guī)格要求，與軟件確定軟硬件劃分，完成數(shù)字電路模塊 （包括DFT）RTL設計，包括電路綜合、時序檢查 （timing check）、功能驗證，formal verification， 仿真等；

3、成模塊級功耗，面積，性能分析；

4、 給后端設計提供必要的支持。在后端設計完成后進行后仿 （post layout simulation）；5、參與芯片測試和調(diào)試。

職位要求

1、電子、微電子，計算機等相關專業(yè)本科5年，碩士研究生或以上3年工作經(jīng)驗；

2、數(shù)字集成電路前端RTL設計相關經(jīng)驗；熟悉Verilog/SystemVerilog等編程工具；

3、熟悉ARMV8系統(tǒng)架構(gòu)；有開發(fā)64位ARMSOC的經(jīng)驗；

4、熟悉數(shù)字IC設計流程，熟練掌握Synopsys/Cadence/Mentor等EDA工具；

5、了解DV/SV/UVM驗證方法學；

能力分析：

總體來說就是使用Verilog/SystemVerilog等寫RTL代碼，實現(xiàn)邏輯功能，同時要求寫代碼的過程中，具有極強的大局觀，能夠在書寫Verilog，描述邏輯功能的同時，還能夠兼顧邏輯綜合、STA、P&R、DFX、功耗分析等多方面因素，最終提供一份賞心悅目的RTL代碼

SOC驗證工程師

職位描述

1、搭建驗證UVM環(huán)境熟悉自動化和可重復使用的開發(fā)環(huán)境；

2、熟悉并執(zhí)行針對覆蓋目標的測試計劃熟悉性能驗證，功耗感知仿真，RTL/FW協(xié)同仿真和GTL仿真；

3、能夠協(xié)助設計人員debug設計缺陷，熟練分析驗證模塊，改善和完善驗證流程；

職位要求

1、電子、微電子，計算機等相關專業(yè)本科5年，碩士研究生或以上3年工作經(jīng)驗；

2、深入了解UVM，系統(tǒng)Verilog，Makefile，Perl，Python和C/C++；

3、深入了解RISC-V/ARM處理器架構(gòu)和AMBA4/5協(xié)議；

4、具有CXL和CCIX等芯片互連協(xié)議的經(jīng)驗優(yōu)先；

能力分析：

這個崗位很容易理解，就是通過大量的仿真，發(fā)現(xiàn)電路設計過程中的bug，檢查功能是否達到，需要熟悉UVM的方法學。因為芯片設計制造成本昂貴，所以驗證工程師是IC設計中需求量最大的崗位，這個階段會占用大量的時間，數(shù)以月計。

后端設計工程師

職位描述

1、CPU/ASIC 芯片，從Netlist到GDSII，包括APR以及PV/STA/IR等Signoff工作；

2、作為接口人，參與芯片的流片，量產(chǎn)，封測，質(zhì)量管控等工作；

3、潛在項目的早期評估，規(guī)劃和立項準備。

職位要求

1、本科學位以上，微電子/計算機等相關專業(yè)畢業(yè)，超過3年以上的芯片后端項目經(jīng)驗 ;

2、具備熟練的腳本技能（例如TCL，Perl，Python等) ;

3、熟練使用主流的后端工具，并且掌握基本的后端概念 ;

能力分析：

數(shù)字后端工程師是將門級網(wǎng)表轉(zhuǎn)換成標準的GDS文件，前端保證功能正確，后端保證芯片的實現(xiàn)正確。

后端會分為很多的角色，一般來說，數(shù)字后端按崗位類別可以分為：邏輯綜合，布局布線physical design，靜態(tài)時序分析（STA），功耗分析Power analysis，物理驗證physical verification等崗位。上面崗位jd可以看到需要熟悉從netlist到GDSII，并且需要熟悉主流的EDA工具，因為后端主要就是靠EDA工具進行物理實現(xiàn)。

到這里，這篇文章就結(jié)束了，如果對更多IC行業(yè)感興趣，歡迎關注、點贊！有關注市場機會的，加微信溝通交流，國內(nèi)主流芯片公司招聘崗位均有涉及?。。?/p>