DDR4的單、雙DIE兼容，不做仿真行不行？

公眾號 | 高速先生，作者 | 姜杰

地址信號一驅(qū)五的DDR4拓?fù)浜艹Ｒ?，可是，一?qū)五拓?fù)溥€要求單DIE、雙DIE顆粒兼容的你有見過嗎？

案例開講之前，先簡單介紹下DIE，英語學(xué)的好的同學(xué)都知道這個詞的意思不太吉利，不過，芯片設(shè)計領(lǐng)域的DIE（裸晶）是另外一個意思，它通常指的是芯片內(nèi)部一個單獨的晶圓區(qū)域，包含了芯片的一個或一組完整功能單元，大致可以理解為去掉了封裝和引腳的芯片。芯片根據(jù)功能和規(guī)模由一個或多個DIE構(gòu)成。

了解了芯片DIE的概念，相信各位已經(jīng)能意識到我們這個案例兼容雙DIE顆粒的難度了，沒錯，相比于單DIE方案，雙DIE方案相當(dāng)于接收端數(shù)量直接翻番，信號路徑更加復(fù)雜，負(fù)載也更重，信號質(zhì)量的惡化基本可以預(yù)見。

讓高速先生略感欣慰的是，客戶也認(rèn)可雙DIE顆粒的實現(xiàn)難度，因此，可以在保證單DIE顆粒3200Mbps速率的基礎(chǔ)上，再考慮兼容雙DIE顆粒。

遇到如此善解人意的客戶，高速先生絲毫沒有放松，首先對一驅(qū)五拓?fù)涞膯蜠IE顆粒方案進(jìn)行優(yōu)化。熟悉高速先生文章的同學(xué)一定還記得，對于一驅(qū)多Clamshell拓?fù)涠?，反射會在靠?a class="article-link" target="_blank" href="/baike/510940.html">主控芯片處的近端顆粒處積累，因此，我們會重點關(guān)注信號質(zhì)量較差的近端顆粒。原始眼圖確實不盡如人意，無論是信號質(zhì)量還是時序，都滿足不了協(xié)議要求。

通過對PCB設(shè)計進(jìn)行一系列的優(yōu)化，近端信號質(zhì)量大有改善。

不得不說，眼見信號質(zhì)量由壞變好，高速先生還是蠻有成就感的。只不過，愉悅的心情沒有持續(xù)太久，因為很快就看到了當(dāng)前設(shè)計上的雙DIE顆粒仿真結(jié)果。和預(yù)期的一樣，雙DIE顆粒的信號質(zhì)量慘不忍睹，連信號質(zhì)量最好的遠(yuǎn)端顆粒都達(dá)不到有效眼高。

不過，通過觀察對比，還是能發(fā)現(xiàn)雙DIE顆粒容性較大的特點，下面是單DIE方案的遠(yuǎn)端顆粒眼圖，相比上圖，信號的上升沿明顯陡峭很多。

為了能更清楚的說明這個問題，高速先生分別在近端和遠(yuǎn)端對比了單、雙DIE顆粒在相同激勵下的信號上升時間。

通過比較，我們可以得到兩個信息：一是對于不同類型的顆粒，雙DIE顆粒容性更強(qiáng)，對信號上升沿衰減更大；二是對于相同類型的顆粒，由于容性負(fù)載效應(yīng)，遠(yuǎn)端顆粒的上升沿衰減比近端顆粒大。

接下來的事情就是針對雙DIE顆粒的拓?fù)溥M(jìn)行設(shè)計優(yōu)化了。在仿真過程中，高速先生發(fā)現(xiàn)，適用于單DIE顆粒的端接電阻Rtt阻值，卻未必能用在雙DIE顆粒的方案上。比如，對于單DIE顆粒，Rtt 33.2ohm時信號質(zhì)量優(yōu)于Rtt 24.9ohm的情況；而對于雙DIE顆粒，Rtt 24.9ohm時信號質(zhì)量卻比Rtt 33.2ohm時要好。

關(guān)于端接電阻對DDR地址信號的影響，高速先生之前專門寫過一篇文章，感興趣的同學(xué)可以看看：端接電阻沒選對，DDR顆粒白費？

和以往的劇情不同，對于該案例的雙DIE顆粒，雖然嘗試了各種優(yōu)化方法，最終也未能找到一個兩全其美的兼容方案，客戶無奈接受了雙DIE顆粒需要降頻的現(xiàn)實。

本案例一方面說明了沒有萬能的拓?fù)洌瑯拥脑O(shè)計，不同DDR顆粒的結(jié)果可能不同；另一方面，從積極的角度來看，不同的主控芯片、不同的顆粒數(shù)量，對結(jié)果也都會有影響，所以，本案例無法實現(xiàn)并不代表其它案例的單、雙DIE兼容無法達(dá)成。

回到本文題目的問題，相信大家已經(jīng)有了答案。仿真不是萬能的，比如這個案例中的雙DIE方案；仿真也不是沒有用，比如本案例中的單DIE方案，經(jīng)過仿真優(yōu)化才最終達(dá)到目標(biāo)速率?？偠灾痪湓?，道阻且長，仿真護(hù)航。

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