3納米，怎么辦？

在對(duì)更小、能效更高的晶體管的不懈追求中，半導(dǎo)體行業(yè)遇到了更大的挑戰(zhàn)，最近的尖端工藝節(jié)點(diǎn)將這些挑戰(zhàn)推到了最前沿。臺(tái)積電的最新節(jié)點(diǎn)是其 3 納米“N3”工藝技術(shù)系列。臺(tái)積電最初計(jì)劃在 2022 年下半年量產(chǎn)，最終于2022年12月29日在其Fab 18舉行了 3 納米量產(chǎn)和產(chǎn)能擴(kuò)張儀式。

正如我們?cè)谖恼隆杜_(tái)積電3nm細(xì)節(jié)全曝光，成本驚人》中詳述的那樣，臺(tái)積電正在推出多種“3nm”版本。兩種主要類型是基本 N3 節(jié)點(diǎn) (N3B) 和增強(qiáng)型 N3 節(jié)點(diǎn) (N3E)。最近，在他們的 2023 年技術(shù)研討會(huì)上，該公司還宣布了一些額外的衍生節(jié)點(diǎn)。然而，盡管它們的名字相似，但兩者并不相關(guān)，但遵循截然不同的設(shè)計(jì)規(guī)則。出于所有意圖和目的，我們將它們視為兩個(gè)獨(dú)立的血統(tǒng)。臺(tái)積電還計(jì)劃稍后推出一些性能更高的 N3E 變體。

在第 68 屆年度 IEEE 國(guó)際電子器件會(huì)議 (IEDM) 上，臺(tái)積電提交了多篇論文——其中兩篇是關(guān)于他們的 N3 節(jié)點(diǎn)。第二篇論文實(shí)際上是一篇“l(fā)ate-news submission”。雖然沒有在論文中明確說明，但我們確實(shí)與作者確認(rèn)，第一篇論文指的是 N3B，而第二篇論文是他們的 N3E 節(jié)點(diǎn)。在上個(gè)月舉行的臺(tái)積電 2023 技術(shù)研討會(huì)上，臺(tái)積電披露了一些此前未披露的額外細(xì)節(jié)。我們將在這里詳細(xì)介紹。

N3B

臺(tái)積電首個(gè)3納米級(jí)工藝技術(shù)——N3B最近已經(jīng)進(jìn)入量產(chǎn)。盡管臺(tái)積電延續(xù)了其最近的傳統(tǒng)，即披露了關(guān)于其工藝的極少實(shí)際細(xì)節(jié)，但這篇論文無疑比幾年前的 N5 論文要好。臺(tái)積電在這里透露，該節(jié)點(diǎn)具有 45 納米的接觸柵極間距，這是迄今為止所有代工廠報(bào)告的最窄間距。值得指出的是，從歷史上看，臺(tái)積電在其標(biāo)準(zhǔn)單元實(shí)施中依賴稍微寬松一些的 CPP。這使得 N3B 在實(shí)際實(shí)施中與 CPP 的距離為 45-47 nm。

臺(tái)積電在其 N3B 節(jié)點(diǎn)中引入的其中一件事是一種新的自對(duì)準(zhǔn)接觸 (SAC：self-aligned contact) 方案。這讓我們感到驚訝，因?yàn)槲覀冋J(rèn)為他們現(xiàn)在已經(jīng)推出了它。相比之下，英特爾早在 2011 年就在其 22 納米工藝中引入了 SAC 以及其 FinFET 晶體管架構(gòu)。三星也在其 7 納米系列中引入了 SAC。

工藝工程師在縮小晶體管時(shí)面臨的眾多挑戰(zhàn)之一是由于未對(duì)準(zhǔn)造成的變化。在現(xiàn)代節(jié)點(diǎn)上，由于接觸著陸面積（contact landing area）較小，未對(duì)準(zhǔn)的余量會(huì)顯著下降，從而影響良率。除了觸點(diǎn)到柵極（contact-to-gate）短路之外，還會(huì)出現(xiàn)寄生電容和性能問題。為了緩解這個(gè)問題，臺(tái)積電表示，對(duì)于他們的 N3B 及更高版本，他們必須引入 SAC。SAC嚴(yán)格來說是一種提高良率的流程，可防止柵極因前沿工藝節(jié)點(diǎn)中的緊密間距而發(fā)生接觸短路。

在 SAC 下，柵極通過柵極頂部的電介質(zhì)硬掩模（dielectric hard mask）防止短路。它還允許觸點(diǎn)充分利用與墊片（spacers）相鄰的空間。最終產(chǎn)品是一個(gè)工藝流程，在工藝變化方面更加寬容。值得注意的是，由于在未對(duì)準(zhǔn)的情況下接近接觸，該過程確實(shí)會(huì)導(dǎo)致電容惡化。

下圖來自臺(tái)積電，顯示了 SAC 如何成功抑制接觸到柵極泄漏。與非 SAC 變化相比，在任一方向上最多 3 納米顯示對(duì)泄漏的影響最小。臺(tái)積電還報(bào)告稱，與傳統(tǒng)接觸方案相比，SAC 可將電阻降低 45%，并將變化降低 50%。

順便說一下，臺(tái)積電 3 nm 的結(jié)果與 2012 年英特爾的 22 nm 非常相似。下面是英特爾在其 22 nm 節(jié)點(diǎn)上的 SAC 圖表略有不同，它顯示了高達(dá) 5 nm 的錯(cuò)位公差，100% 的裸片通過.

臺(tái)積電還談到了間隔工程（spacer engineering）。隨著間隔物（spacer）厚度的增加和接觸距離的減小，接觸電阻急劇增加。因此，減小間隔物厚度對(duì)于將電阻保持在可接受的公差范圍內(nèi)至關(guān)重要。它通過降低柵極電容到鰭片的源極/漏極區(qū)域并在頂部接觸來實(shí)現(xiàn)。雖然更需要更薄的間隔物，但它們難以實(shí)施，因?yàn)樗鼤?huì)對(duì)器件的產(chǎn)量和可靠性產(chǎn)生不利影響（對(duì)于 FinFET 器件尤其如此）。

為此，臺(tái)積電表示已確定并實(shí)施了適合量產(chǎn)的 K 值 < 4.0 的low-K 間隔器。在他們的 N3B 工藝中，臺(tái)積電報(bào)告說，在通過 TDDB 規(guī)范的同時(shí)，與之前的間隔物實(shí)現(xiàn)相比，Vmax 提高了高達(dá) 230 mV。

同樣的測(cè)試芯片還集成了256 Mib的HC和HD SRAM宏。

N3E

N3E 節(jié)點(diǎn)是臺(tái)積電計(jì)劃在今年下半年推出的一個(gè)完全不同的工藝節(jié)點(diǎn)，大約在 N3B 推出一年后。對(duì)于大多數(shù)客戶來說，這將是真正N3 節(jié)點(diǎn)。這個(gè)節(jié)點(diǎn)的一切都與 N3B 不同。為此，N3E 節(jié)點(diǎn)提供了 48 納米的多晶硅間距（poly pitch）、26 納米的鰭狀間距（ fin pitch）以及 23 納米的最小金屬間距（metal pitch）。這分別表示 0.94 倍和 0.93 倍的縮放比例。

為了促進(jìn) 23 nm pitch的最小金屬間距，臺(tái)積電表示它采用了“用于 Cu 的創(chuàng)新襯里”（innovative liner for Cu），以便將標(biāo)稱金屬寬度的 RC 降低 20%，對(duì)于 2 倍金屬寬度降低 RC 多達(dá) 30%。同樣，臺(tái)積電表示，“創(chuàng)新的阻擋工藝”（innovative barrier process）被用來將 Via RC 減少多達(dá) 60%。相比之下，英特爾使用的是增強(qiáng)型銅 (eCu：enhanced Copper)，它包含一個(gè)鉭阻擋層，鈷包層圍繞著一個(gè)純銅核心。

在具有更松弛間距（relaxed pitches）的上層金屬層，據(jù)說勢(shì)壘厚度（barrier thickness）已經(jīng)減少，并且使用極低low-κ 電介質(zhì)來最小化整體 BEOL RC 延遲。

簡(jiǎn)要提到了一些額外的制程特征。這是第 6 代high-K 替代金屬柵極工藝。臺(tái)積電表示，對(duì)于這一制程，它已經(jīng)改進(jìn)了墊片工程（spacer engineering），這似乎與 N3B 所詳述的相似。臺(tái)積電還提到使用帶有雙外延工藝的凸起源極/漏極，該工藝針對(duì)溝道應(yīng)變進(jìn)行了優(yōu)化，以降低源極/漏極電阻。

臺(tái)積電 N3E IEDM 論文的一大焦點(diǎn)是“FinFlex”（hybrid cells），該公司將其描述為“an innovative standard cell architecture with different fin configurations”。與往常一樣，臺(tái)積電開發(fā)了三個(gè)主要的邏輯標(biāo)準(zhǔn)單元庫——短高度、中高度和分別包含 1、2 和 3 個(gè)鰭片高度單元的高標(biāo)準(zhǔn)單元庫。除了獨(dú)立的應(yīng)用程序之外，F(xiàn)inFlex 還提供三種預(yù)定義的配置，將這些庫混合在一起以提供各種密度-性能權(quán)衡。在某種程度上，F(xiàn)inFlex 可以被認(rèn)為是一個(gè)固定的雙高標(biāo)準(zhǔn)單元，但臺(tái)積電確實(shí)以一種巧妙的方式將它們結(jié)合起來，以在需要的地方利用更高的性能，在性能不是必需的地方利用更高的密度。

所有三個(gè) FinFlex 變體都使用中等高度的 2 fin標(biāo)準(zhǔn)單元。臺(tái)積電表示，之所以選擇它，是因?yàn)樗哂凶罴训男阅苊芏绕胶?。?dāng)與 1 fin庫（稱為“2-1 fin配置”）結(jié)合使用時(shí)，臺(tái)積電表示它可以在不犧牲功耗敏感應(yīng)用程序性能的情況下實(shí)現(xiàn)良好的面積減少。在這里，混合設(shè)置中的 2 fin器件可用于關(guān)鍵路徑以利用更高的電流，而單鰭式（fin）單元?jiǎng)t用于減少泄漏。臺(tái)積電表示，這可以生產(chǎn)迄今為止密度最高的混合標(biāo)準(zhǔn)單元，同時(shí)提供最低的功耗。同樣，當(dāng)與 3 fin庫（稱為“3-2 fin配置”）結(jié)合使用時(shí)，三fin單元可用于為高性能應(yīng)用提供更高的驅(qū)動(dòng)電流。

臺(tái)積電指出，借助hybrid cells FinFlex 配置，通過協(xié)同優(yōu)化 BEOL 布局布線，可實(shí)現(xiàn)額外的cell-level 和chip-level 電容降低。

綜合起來，N3E 單元高度基于 26 納米擴(kuò)散線（diffusion lines）。因此，對(duì)于 48 納米 CPP 的 1、2 和 3 fin cell，我們有 4.5、5.5 和 6.5 擴(kuò)散線高度，在 54 納米 CPP 上有 6.5、7.5 和 8.5 線高。這轉(zhuǎn)化為 48 nm CPP 處的 143 納米高密度單元高度和 54 nm CPP 處的 195 納米高密度單元高度。

48 納米 CPP 的 2-2 配置提供 286 納米hybrid cells以及 54 納米多晶硅的 390 納米。對(duì)于 2-2、2-1 和 2-3，這分別在 48 nm CPP 處達(dá)到 286 nm、403 nm 和 455 nm，在 54 nm CPP 處達(dá)到 390 nm、559 nm 和 611 nm。請(qǐng)注意，這說明了在混合配置中必須連接的額外 H143/H195。

在 48 納米 CPP 下，143 納米 HD 單元的晶體管密度約為 215.6 MTr/mm2。

這相當(dāng)于純邏輯密度的晶體管縮放比例約為 1.56 倍（沒有內(nèi)置模擬/SRAM，盡管這些在該節(jié)點(diǎn)中基本沒有變化），這與臺(tái)積電公布的基于 0.5[Logic]+ 的 1.6 倍邏輯密度數(shù)字相對(duì)接近0.3[SRAM]+.2[模擬] 利用 2-1 fin配置。

在 48 納米 CPP 下，169 納米 HP cell的工作效率約為 182.5 MTr/mm2。具有 54 納米 CPP 的 3 納米高性能單元 (H221) 產(chǎn)生的晶體管密度約為 124.02 MTr/mm2。從歷史上看，我們只見過與relaxed poly pitch一起使用的高密度單元。也就是說，221 納米單元的密度恰好與 Intel 4 HP 單元非常相似。兩者顯示在下圖中以進(jìn)行比較。

在 2-2、2-1 和 2-3 的上下文中，密度將根據(jù)所選配置計(jì)算為這些密度的平均值。在 PPA 方面，據(jù)說與 2-2 配置相比，3-2 配置比 N5 2-fin 提供 10% 的額外性能，同時(shí)面積減少為 2-2 配置的一半。同樣，據(jù)說 2-1 配置與 N5 2 fin相比，2-2 配置的面積減少了 8%，同時(shí)性能提高了一半。

靜態(tài)隨機(jī)存取存儲(chǔ)器

密度故事中一個(gè)有趣的轉(zhuǎn)折點(diǎn)是 SRAM。我們?cè)谥胺窒砹艘黄P(guān)于SRAM 縮減終止的文章《我們將見證SRAM的死亡》。這里的底線是 SRAM 并沒有在 3 納米上縮小，同時(shí)它在絕對(duì)面積和總晶體管計(jì)數(shù)比率方面都占了芯片的更大部分。SRAM 是芯片設(shè)計(jì)人員用來提高性能的一個(gè)非常重要的杠桿，主要是通過緩存。

當(dāng)臺(tái)積電首次宣布 N3E 時(shí)，它忽略了 SRAM 密度的改進(jìn)。我們現(xiàn)在知道 N3E SRAM 位單元與 N5 相同。這對(duì)芯片設(shè)計(jì)師來說是一場(chǎng)災(zāi)難。N3B 的表現(xiàn)也好不到哪兒去。臺(tái)積電最初透露，N3B SRAM 密度是 N5 的 1.2 倍。IEDM 最近的一項(xiàng)披露顯示，它實(shí)際上只增加了 5% 的密度。N3B 顯著更高的價(jià)格很難證明增加的密度和 SRAM 改進(jìn)很少。

PPACT

最近的工藝節(jié)點(diǎn)變得越來越復(fù)雜，有上千個(gè)步驟。除了一絲不茍的執(zhí)行，流程設(shè)計(jì)本身還需要仔細(xì)考慮風(fēng)險(xiǎn)與回報(bào)的計(jì)算。N3B 顯然旨在成為 N5 的重大進(jìn)步；然而，這一進(jìn)步是以相當(dāng)大的代價(jià)和上市時(shí)間延長(zhǎng)為代價(jià)的。在光刻層面，我們估計(jì) N3B 已將 EUV 層數(shù)增加到 25。這代表了近 80% 的驚人增長(zhǎng)。這意味著曝光量、光刻總周期時(shí)間和最終成本增加了 80%。值得注意的是，N5 本身的 EUV 層數(shù)是 N7+ 的三倍。顯然，即使對(duì)于另一個(gè)節(jié)點(diǎn)，這種趨勢(shì)也不可持續(xù)。

N3B 還引入了SAC。這對(duì)我來說真的很奇怪，特別是因?yàn)樗淮嬖谟?N3E 中。這意味著觸點(diǎn)最初可能是雙重圖案化——表明 N3B 可能超過 26 個(gè) EUV 層——但在 SAC 啟用下減少到 25 個(gè)。更寬松的 N3E 間距可能讓他們?cè)跊]有 SAC 的情況下逃脫，從而進(jìn)一步降低成本。N2 將來肯定會(huì)使用 SAC。

N3E 在扭轉(zhuǎn) N3B 成本方面邁出了一大步。臺(tái)積電表示，以前需要雙重圖案化的三個(gè)關(guān)鍵層被單一 EUV 圖案化所取代。我們認(rèn)為這意味著總共消除了 6 條線和過孔層曝光。這使得估計(jì)的層數(shù)為 19。這表明 N3E 的內(nèi)在成本增加了 36%，這是更容易接受的。

在 N3 中做出的許多決定可能已經(jīng)進(jìn)入臺(tái)積電未來的 N2 節(jié)點(diǎn)。我們認(rèn)為，與 N3B 相比，N2 中的 EUV 層將以非常溫和的速度增加，考慮到 N2 將提供新的設(shè)備架構(gòu)，這種可能性要大得多。