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極小尺寸下，芯片物理瓶頸越來越難以克服，但每到關(guān)鍵時刻，總有新技術(shù)將看似走向終點的摩爾定律推一把，而小芯片正在將芯片性能進化引向更具經(jīng)濟效益的未來。
解決節(jié)點進化成本控制不住的問題
在近幾年先進節(jié)點走向 10nm、7nm、5nm，問題就不再只是物理障礙了，節(jié)點越進化，微縮成本越高，能扛住經(jīng)濟負擔的設(shè)計公司越來越少。到了 5nm 節(jié)點，設(shè)計總成本已經(jīng)飆高到逾 5 億美元，相當于逾 35 億人民幣。
而守住摩爾定律，關(guān)乎利潤最大化，如果研發(fā)和生產(chǎn)成本降不下來，那么對于芯片巨頭和初創(chuàng)公司來說都將是糟糕的經(jīng)濟負擔。
基于小芯片（Chiplet）的模塊化設(shè)計，正是其中解決成本問題的一個極為關(guān)鍵的構(gòu)想。小芯片也正成為 AMD、英特爾、臺積電、Marvell、Cadence 等芯片巨頭為摩爾定律續(xù)命的共同選擇之一。
知名市場研究機構(gòu) Omdia 預(yù)測，小芯片將在 2024 年全球市場規(guī)模擴大到 58 億美元，較 2018 年的 6.45 億美元增長 9 倍。而長遠來看，2035 年小芯片市場規(guī)模有望增至 570 億美元。
像搭積木一樣的小芯片技術(shù)
傳統(tǒng)系統(tǒng)單芯片做法是每一個組件放在單一裸晶上，造成功能越多，硅芯片尺寸越大。小芯片的做法是將大尺寸的多核心設(shè)計分散到個別微小裸芯片，比方處理器、模擬組件、存儲器等，再用立體堆棧的方式，以封裝技術(shù)做成一顆芯片，類似樂高積木概念。
小芯片技術(shù)，就是模塊化，搭積木一樣的芯片技術(shù)。將大的芯片分成 N 顆小的芯片，而這些小芯片可以單獨運行，也可以通過一定的技術(shù)連接起來成為一個整體，共同運行。
如果在小芯片技術(shù)之下，這顆芯片或許可以分成 CPU 小芯片，GPU 小芯片、NPU 小芯片、Modem 小芯片、DSP 小芯片等等各種小顆芯片。
這種新型的小芯片設(shè)計方法，不僅能大大簡化芯片設(shè)計復(fù)雜度，還能有效降低設(shè)計和生產(chǎn)成本。更重要的是，小芯片技術(shù)可以針對不同的模塊進行工藝的調(diào)整。
獨特優(yōu)勢加速市場延伸
①開發(fā)速度更快：在服務(wù)器等計算系統(tǒng)中，電源和性能由 CPU 核心和緩存支配。通過將內(nèi)存與 I/O 接口組合到一個單片 I/O 芯片上，可減少內(nèi)存與 I/O 間的瓶頸延遲，進而幫助提高性能。
②研發(fā)成本更低：因為小芯片是由不同的芯片模塊組合而成，設(shè)計者可在特定設(shè)計部分選用最先進的技術(shù)，在其他部分選用更成熟、廉價的技術(shù)，從而節(jié)省整體成本。而采用更成熟制程的 I/O 模塊有助于整體良率的提升，進一步降低晶圓代工成本。綜合來看，CPU 核心越多，小芯片組合的成本優(yōu)勢越明顯。
③能靈活滿足不同功能需求：隨著小芯片的優(yōu)勢逐漸顯露，它正被微處理器、SoC、GPU 和可編程邏輯設(shè)備（PLD）等更先進和高度集成的半導(dǎo)體設(shè)備采用。
④市場延伸速度加倍：微處理器是小芯片最大的細分市場，支持小芯片的微處理器市場份額預(yù)計從 2018 年的 4.52 億美元增長到 2024 年的 24 億美元；計算領(lǐng)域?qū)⒊蔀樾⌒酒闹饕獞?yīng)用市場，今年有望占據(jù)小芯片總收入的 96%。
英特爾：Lakefield 處理器與 Foveros 3D 封裝技術(shù)
在 ISSCC 2020 上，英特爾在今年 2 月的 SESSION 8 中介紹了 10nm 與 22FFL 混合封裝的 Lakefield 處理器，采用的是英特爾的 Foveros 3D 封裝技術(shù)，封裝尺寸為 12 X 12 X 1 毫米。Lakefield 作為英特爾首款采用了 Foveros 技術(shù)的產(chǎn)品，能夠在指甲大小的封裝中取得性能、能效的優(yōu)化平衡。
Foveros 封裝技術(shù)改變了以往將不同 IP 模塊放置在同一 2D 平面上的做法，改為 3D 立體式堆疊。做個類比，傳統(tǒng)的方式是將芯片設(shè)計為一張煎餅，而新的設(shè)計則是將芯片設(shè)計成 1 毫米厚的夾心蛋糕。這樣可以提升靈活性，并且不需要整個芯片都采用最先進的工藝，成本也可以更低。
英特爾針對互聯(lián)標準的挑戰(zhàn)，首先提出了高級接口總線（Advanced Interface Bus，AIB）標準。在 DARPA 的 CHIPS 項目中，英特爾將 AIB 標準開放給項目中的企業(yè)使用。AIB 是一種時鐘轉(zhuǎn)發(fā)并行數(shù)據(jù)傳輸機制，類似于 DDR DRAM 接口。
目前，英特爾免費提供 AIB 接口許可，以支持廣泛的小芯片生態(tài)系統(tǒng)，包括設(shè)計方法或服務(wù)供應(yīng)商、代工廠、封裝廠和系統(tǒng)供應(yīng)商。此舉將加速 AIB 標準的快速普及，有望在未來成為類似 ARM 的 AMBA 總線的業(yè)界標準。
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AMD：使用小芯片技術(shù)的 EYPC Zen 架構(gòu) CPU 芯片
AMD 研究人員最近提出了一種方案，獨立小芯片的可以經(jīng)過設(shè)計，芯片網(wǎng)絡(luò)需要遵守簡單的規(guī)則，就能基本消除死鎖難題。
這些規(guī)則規(guī)定了數(shù)據(jù)進入和離開芯片的問題，限制了移動的方向，如果能夠徹底解決這個問題，那么小芯片將為未來計算機設(shè)計的發(fā)展帶來新的動力。
AMD 大獲成功的 Epyc 同樣使用類似的思路，在此次的 ISSCC 上，AMD 在 SESSION 2 中介紹了使用小芯片架構(gòu)的高性能服務(wù)器產(chǎn)品及性價比的優(yōu)勢。
作為英特爾的死對頭，AMD 自然也不甘示弱，在當下，AMD 其實已經(jīng)為我們帶來了使用 Chiplets 技術(shù)的 EYPC Zen 架構(gòu) CPU 芯片，包括在 2018 年發(fā)布的服務(wù)器端 Naples CPU 芯片和剛剛結(jié)束的 Computex 2019 上發(fā)布的 7nm Ryzen 桌面級 CPU。
在 AMD EPYC CPU 芯片的基板上，8 個 CPU Chiplets 圍繞著 1 個中心 I/O Chiplet。I/O Chiplet 使用 14nm 工藝，而 CPU Chiplets 則使用 7nm 工藝。
和英特爾的不同點在于，Epyc 使用的是 2.5D 架構(gòu)的封裝，英特爾使用的是 3D 堆疊封裝。
臺積電：聯(lián)合 ARM 發(fā)布小芯片系統(tǒng)
在去年六月初于日本京都舉辦的 VLSI Symposium 期間，臺積電展示了自己設(shè)計的一顆小芯片“This”。
基本參數(shù)上，This 采用 7nm 工藝，4.4x6.2mm（27.28 mm2），CoWos（晶圓級封裝），雙芯片結(jié)構(gòu)，其一內(nèi)置 4 個 Cortex A72 核心，另一內(nèi)置 6MiB 三緩。
This 的標稱最高主頻為 4GHz，實測最高居然達到了 4.2GHz（1.375V）。同時，臺積電還開發(fā)了稱之為 LIPINCON 互連技術(shù)，信號數(shù)據(jù)速率 8 GT/s。
臺積電還與高效能運算的領(lǐng)導(dǎo)廠商 Arm 共同發(fā)表業(yè)界首款采用臺積電 CoWoS 封裝解決方案并獲得硅晶驗證的 7nm 小芯片系統(tǒng)，其中內(nèi)建 Arm 多核心處理器。
此款概念性驗證的小芯片系統(tǒng)展現(xiàn)在 7nmFinFET 制程及 4GHz Arm 核心的支持下打造高效能運算的系統(tǒng)單芯片之關(guān)鍵技術(shù)。
想全面實現(xiàn)需面臨的挑戰(zhàn)
①最終目標是在內(nèi)部或從多個其他供應(yīng)商那里獲得優(yōu)質(zhì)且可互操作的小芯片，這種模型仍在研究中。
②第三方 die-to-die 的互連技術(shù)正在興起，但還遠遠不夠。
③某些 die-to-die 的互連方案缺乏設(shè)計支持。
④代工廠和 OSAT 將扮演主要角色，但是要找到具有 IP 和制造能力的供應(yīng)商并不簡單。
⑤設(shè)備的類型和數(shù)量正在不斷增加，并非所有產(chǎn)品都會采用基于小芯片的方法。在某些情況下，單片模具將是成本最低的選擇。
⑥并非所有公司都有內(nèi)部組件，有一些是能夠獲得的，還有一些則還未準備好。當前面臨的挑戰(zhàn)是找到必要的零件并將其集成，這將花費時間和資源。
結(jié)尾：
業(yè)界需要有不同的選擇，傳統(tǒng)的解決方案有時無法滿足這些選擇，小芯片卻提供了各種可能性和潛在的解決方案。
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