摩爾定律再進(jìn)化，2納米之后芯片如何繼續(xù)突破物理極限

提到集成電路行業(yè)，那么永遠(yuǎn)繞不過一個名詞，就是摩爾定律。但摩爾定律只是經(jīng)驗之談，本質(zhì)是預(yù)測，并非什么物理層面的約束。

十年前，當(dāng)14納米工藝首次亮相時，整個半導(dǎo)體行業(yè)似乎正處于一個轉(zhuǎn)折點。當(dāng)時，許多專家和分析師已經(jīng)開始質(zhì)疑摩爾定律——這一預(yù)測芯片性能每兩年翻一番的經(jīng)驗法則——是否還能繼續(xù)有效。隨著晶體管尺寸的不斷縮小，人們普遍擔(dān)憂物理限制將會成為難以逾越的障礙，特別是短溝道效應(yīng)、漏電流和隧道效應(yīng)等問題日益突出。這些挑戰(zhàn)不僅威脅到了摩爾定律的延續(xù)，也讓人們對未來芯片技術(shù)的發(fā)展前景產(chǎn)生了懷疑。

當(dāng)時間來到2024年，等效3nm已經(jīng)商用，而2nm甚至1nm都已被提上日程，未來十年，摩爾定律又將走向何處呢？一些新技術(shù)或許會給我們帶來答案。

1、3D 異質(zhì)集成

在2023年12月的國際電子器件會議（IEDM）上，臺積電（TSMC）展示了它們的未來芯片技術(shù)的發(fā)展藍(lán)圖。著重介紹了兩種主要的集成技術(shù)——3D異質(zhì)集成（3D Heterogeneous Integration）和單片集成（Monolithic Integration），兩者都是推進(jìn)超大規(guī)模新片的主要技術(shù)路線。

定義：異質(zhì)3D集成技術(shù)是指通過垂直堆疊并互連具有不同功能的芯粒（Chiplets），實現(xiàn)高性能且高密度的芯片封裝與互連技術(shù)。

優(yōu)勢：

工藝靈活性：能夠結(jié)合不同工藝節(jié)點的芯粒，從而實現(xiàn)最佳的性能和成本效益。

模塊化設(shè)計：便于更新或替換特定功能的芯粒，提高系統(tǒng)的可升級性和可維護(hù)性。

傳統(tǒng)的二維平面集成電路是將所有的電路元件和互連層放置在同一個平面上。相比之下，3D集成技術(shù)則是將不同的芯粒（Chiplets）垂直堆疊在一起。這樣可以在芯片封裝的有限的空間內(nèi)增加更多的立體層次，從而顯著提高單位體積內(nèi)的晶體管密度。

而傳統(tǒng)的單片集成技術(shù)（Monolithic Integration）也就是前面提到二維平面的封裝，指的是在一個單一的硅基底上采用統(tǒng)一的制造工藝來集成各種不同功能的電路元件，形成一個高度復(fù)雜的單一大規(guī)模芯片。

優(yōu)勢：

高速信號傳輸：由于電路元件緊密集成在同一基底上，減少了信號傳輸路徑，提高了速度。

簡化設(shè)計：消除了芯片間互連瓶頸，簡化了整體系統(tǒng)的設(shè)計和驗證過程。

3D Hetero Integration依賴先進(jìn)的封裝技術(shù)，而Monolithic Integratio則依賴工藝制程的進(jìn)步。

借助3D Hetero Integration，臺積電預(yù)計到2030年左右能夠?qū)崿F(xiàn)集成超過1萬億個晶體管的芯片解決方案，實現(xiàn)等效的1nm工藝。

2、晶體管本身技術(shù)的演進(jìn)

這張英特爾的工藝路線演進(jìn)圖標(biāo)出了從90nm到1.8nm每一次工藝進(jìn)步的主要技術(shù)革新點。

我們可以看到，22nm的主要技術(shù)創(chuàng)新是FinFET，Intel 4(7nm)則是采用了EUV光刻，而2nm則是Ribbon FET和PowerVia.

RibbonFET 晶體管結(jié)構(gòu)是GAA的一種，是將 PMOS 和 NMOS 兩極垂直堆疊的晶體管結(jié)構(gòu)，這種結(jié)構(gòu)使晶體管面積縮小了一半。

21年的 IEDM 會議上，IBM 和三星共同宣布了一種新的垂直晶體管架構(gòu) VTFET（垂直傳輸場效應(yīng)晶體管）。

VTFET技術(shù)工藝通過放寬晶體管門長度、間隔厚度和觸點尺寸的物理限制來解決縮放障礙，并在性能和能耗方面對這些功能進(jìn)行優(yōu)化。這樣的布局將讓電流在晶體管堆疊中上下流動，而在目前大多數(shù)芯片上使用的設(shè)計中，電流是水平流動的。

由于 FinFET 晶體管性能受到嚴(yán)重的縮放限制，VTFET 則保持了良好的靜電和寄生參數(shù)，在同等功率下 VTFET 晶體管提供了縮放 FinFET 晶體管 2 倍的性能，而在等效頻率下，VTFET 可以節(jié)省 85% 的能耗。

IBM 宣稱，這種新的晶體管結(jié)構(gòu)能夠使半導(dǎo)體器件持續(xù)微縮、提升手機(jī)使用時間、降低加密采礦等能源密集型流程功耗，以及使物聯(lián)網(wǎng)和邊緣設(shè)備能夠在更多樣的環(huán)境中運行等。

時間再往前追溯，2017 年，IMEC 首次公開提出 Forksheet 器件結(jié)構(gòu)用來微縮 SRAM，2019 年 IMEC 又將這一器件結(jié)構(gòu)用在邏輯芯片標(biāo)準(zhǔn)單元中。仿真結(jié)果顯示，F(xiàn)orksheet 已比傳統(tǒng)納米片有 10% 的速度增益。

下面是東京電子發(fā)布的邏輯芯片路線圖來看，F(xiàn)orksheet 器件結(jié)構(gòu)將用于 1.4nm 節(jié)點上，其芯片密度將是 2nm 的 1.65 倍。

晶體管從平面設(shè)計走向垂直立體設(shè)計的設(shè)計由來已久，并從現(xiàn)在通用的FinFET技術(shù)中獲得了一定的靈感。當(dāng)平面空間已經(jīng)更難讓晶體管進(jìn)行堆疊時，向上堆疊則是未來的主流進(jìn)化方向。（只考慮三維空間）

3、新材料

新材料對于維持制程演進(jìn)至關(guān)重要，這是因為隨著晶體管尺寸的不斷縮小，傳統(tǒng)的材料和技術(shù)面臨著越來越多的物理限制和技術(shù)挑戰(zhàn)。隨著晶體管尺寸的減小，傳統(tǒng)的硅基材料開始展現(xiàn)出一些物理上的局限性，例如隧道效應(yīng)、短溝道效應(yīng)、漏電流等問題變得越來越嚴(yán)重。

新材料有很多方向，如：

高k材料：高k材料用于柵極絕緣層，可以減少電容耦合，提高晶體管的性能。

金屬柵極：金屬柵極取代了傳統(tǒng)的多晶硅柵極，以減少柵極電阻，提高驅(qū)動電流。

新型溝道材料：除了硅之外，還可以使用鍺、硅鍺合金或III-V族化合物半導(dǎo)體作為溝道材料，以提高載流子遷移率。

相比硅基材料，二維半導(dǎo)體材料天生具有實現(xiàn)先進(jìn)制程的潛力。目前，較有代表性的二維半導(dǎo)體材料是過渡金屬二硫化物（TMDs）、如二硫化鎢（WuS2）、二硫化鉬（MoS2）等。，它們具有優(yōu)異的電子性質(zhì)，可用于制作超薄的導(dǎo)電溝道和柵極結(jié)構(gòu)。

下面就是英特爾使用二維半導(dǎo)體材料縮小晶體管結(jié)構(gòu)的例子。

隨著摩爾定律逐漸逼近其物理極限，新材料的開發(fā)和應(yīng)用成為了延續(xù)半導(dǎo)體技術(shù)發(fā)展的重要驅(qū)動力之一，如果不知道哪些新材料可用，那么可以翻開元素周期表，開找！