從電路到Verilog | 數(shù)字電路設(shè)計(jì)：有理論、有電路、有代碼“三位一體”

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書接上文，前面給大家介紹了時(shí)序邏輯電路的基本知識(shí)和代碼寫法。今天的講座更精彩，講數(shù)字電路設(shè)計(jì)的三種常用模式，有理論、有電路、有代碼“三位一體”。

1. 并行運(yùn)轉(zhuǎn)，靈活運(yùn)用
在數(shù)字邏輯系統(tǒng)設(shè)計(jì)里面有三大實(shí)用的邏輯：并行化、流水線和時(shí)分復(fù)用。這些方法在《玩轉(zhuǎn) IP core》/《IP 核芯志》里面都有詳細(xì)介紹，下面不在細(xì)說理論，僅僅關(guān)注與代碼設(shè)計(jì)。

先用一個(gè)生活里面的例子，來說明一下“并行化”的思想。

盛夏，知了在樹梢頭不停名叫，日天吃西瓜是一種享受?？上?，小明不僅吃不到西瓜，還得去搬西瓜。事情是這樣的，小明他爹大明到批發(fā)市場(chǎng)賣了 30 個(gè)西瓜，準(zhǔn)備回去吃。可是呢，突然公司有急事，不能親自搬回家了。于是萬能的小明被委派來把這些西瓜搬回家。小明啊，還是小學(xué)生呢，力氣不大，一次只能搬一只西瓜，這個(gè)情節(jié)設(shè)計(jì)是比較符合場(chǎng)景的。從市場(chǎng)把一只西瓜搬回家要 10 分鐘時(shí)間，也就是說如果小明一個(gè)人搬的話，總共需要 300 分鐘，也就是 5 個(gè)小時(shí)。這個(gè)工作量也太大了。

小明可是會(huì)勻速運(yùn)動(dòng)的聰明娃，那是掐指一算計(jì)上心來。他招呼來了自家兄弟小亮、小光，還是好朋友小黑、小暗，還有女朋友小紅，大家一起搬。所謂人多好辦事，這樣算計(jì)下來只要不到 1 個(gè)小時(shí)就完事了。這個(gè)是基本的想法，下來明確幾個(gè)細(xì)節(jié)。

但是這個(gè)西瓜如何搬呢，自然不能都切開搬了。腦袋沒問題的人都知道，一個(gè)一個(gè)地搬運(yùn)最靠譜。然后，搬西瓜有順序嗎？自然沒有，理論上沒說不搬地三號(hào)西瓜，第四號(hào)西瓜絕對(duì)不準(zhǔn)動(dòng)?？墒强紤]實(shí)際中西瓜被堆成一堆的情況，還是需要按照從外到里、從上到下的順序搬運(yùn)的。最后，大家怎么一個(gè)操作順序最合適？你搬完，我再來？兄弟，忘了充值 IQ 卡了吧？當(dāng)然是大家并行來搬最好?；静襟E設(shè)計(jì)階段結(jié)束了，下來加大難度考慮西瓜堆附近和小明家里的細(xì)節(jié)。

西瓜堆和小明家里都有一個(gè)問題：地方小，場(chǎng)地容不下 6 個(gè)人同時(shí)存在。那怎么辦呢？簡單大家排隊(duì)取，現(xiàn)在規(guī)定按照小明、小亮、小光、小黑、小暗，最后小紅的順序，大家依次搬西瓜。每個(gè)人操作間隔是 1 分鐘。

終于不存在搬西瓜的任何障礙了，這個(gè)搬西瓜的流程設(shè)計(jì)就是采用了“并行化”的思想。

抽象模型總給人虛無縹緲的感覺，初學(xué)者一定需要例子來看看到底如何實(shí)現(xiàn)。好吧，這就滿足你們的需求，給大伙兒一個(gè)工程化的例子。

一個(gè)簡化的不考慮溢出的累加器，如圖 4 所示。系統(tǒng)需求明確輸入信號(hào)為 7 比特，每輸入 128 個(gè)數(shù)據(jù)需要輸出一次累加結(jié)果。那么為了保險(xiǎn)起見，輸出結(jié)果需要 14 個(gè)比特。

圖 4 待“并行化”的累加器

假設(shè)分成 4 個(gè)分路來處理，那么每個(gè)處理里面的加法器僅需 12 比特位寬即可。這個(gè)是計(jì)劃外的好處，一般的并行化是沒有的。

圖 5 是采用編碼方式的輸入分發(fā)模塊以及隨時(shí)計(jì)算的合并輸出輸出模塊的系統(tǒng)整體的結(jié)構(gòu)圖，不同模塊用虛線框出。這是大伙兒第一次遇到不同模塊組合而成的系統(tǒng)，請(qǐng)稍稍注意自己好好分析一下。

圖 5 并行化累加器的結(jié)構(gòu)圖 1：定時(shí)器數(shù)值控制采樣相位

對(duì)應(yīng)圖 5 的代碼如例 3 所示。這個(gè)是大伙兒遇到的第一個(gè)這種設(shè)計(jì)模式的代碼，所以多浪費(fèi)了一些紙張，拷貝的比較詳細(xì)，請(qǐng)大家別怪貧道浪費(fèi)。

【例 3】并行化累加器的代碼：定時(shí)器數(shù)值控制采樣相位
module sum_parallel_timer
? (
??? input[7:0] input_data,
??? input data_start,
??? input CLK, input RST,
??? output reg[16:0] sum,
??? output reg sum_enable
? );

//Definition for Variables in the module
reg[7:0] count;
//For 7 bits timer
reg[2:0] count1;
//For 2 bits timer

reg[7:0] data1, data2, data3, data4;
//Sample for 4 parallel operation modules
reg [14:0] sum1, sum2,sum3, sum4;
//Result (sum) for 4 parallel operation modules

//Load other module(s)

//Logical

always @(posedge CLK or negedge RST)
//7 bits timer
begin
??? if (!RST)
??? //Reset
??? begin
??????? count <= 8'h00;
??? end
??? else if(data_start)
??? begin
??????? count <= 8'h7f + 8'h04;?
??????? //Constant 4 is for 4 clock delay for last 4 data input
??????? //Constant 7f for 128 total data?????
??? end
??? else if (count != 8'h00)
??? begin
??????? count <= count - 8'h01;??????
??? end
??? else
??? begin
??????? count <= 8'h00;??????
??? end
end

always @(posedge CLK or negedge RST)
//2 bits timer
begin
??? if (!RST)
??? //Reset
??? begin
??????? count1 <= 3'b000;
??? end
??? else if(count == 8'h01)
??? begin
??????? count1 <= 3'b111;???????
??? end
??? else if (count1 != 3'b000)
??? begin
??????? count1 <= count1 - 3'b001;??????
??? end
end

always @(posedge CLK or negedge RST)
//Sample for each operation
begin
??? if (!RST)
??? //Reset
??? begin
??????? data1 <= 8'h00;
??????? data2 <= 8'h00;??
??????? data3 <= 8'h00;
??????? data4 <= 8'h00;?????????????
??? end
??? else if(count != 8'h00)
??? begin
??????? case (count[1:0])
???????? 2'b11: data1 <= input_data;
???????? 2'b10: data2 <= input_data;
???????? 2'b01: data3 <= input_data;
???????? 2'b00: data4 <= input_data;
??????? endcase???????????????????????
??? end
??? else
??? begin
??????? data1 <= 8'h00;
??????? data2 <= 8'h00;??
??????? data3 <= 8'h00;
??????? data4 <= 8'h00;?????????????
??? end???
end

always @(posedge CLK or negedge RST)
//Parallel sum for each operation
begin
??? if (!RST)
??? //Reset
??? begin
??????? sum1 <= 15'h0000;
??????? sum2 <= 15'h0000;??
??????? sum3 <= 15'h0000;
??????? sum4 <= 15'h0000;?????????????
??? end
??? else
??? begin
??????? case (count[1:0])
???????? 2'b11: sum1 <= sum1 + {7'h00, data1};
???????? 2'b10: sum2 <= sum2 + {7'h00, data2};
???????? 2'b01: sum3 <= sum3 + {7'h00, data3};
???????? 2'b00: sum4 <= sum4 + {7'h00, data4};
??????? endcase????????????????????????
??? end
end

always @(posedge CLK or negedge RST)
//Sum
begin
??? if (!RST)
??? //Reset
??? begin
??????? sum <= 17'h0_0000;
??? end
??? else
??? begin
??????? sum <= {2'h0,sum1} + {2'h0,sum2} + {2'h0,sum3} + {2'h0,sum4};
??? end
end

always @(posedge CLK or negedge RST)
//Sum
begin
??? if (!RST)
??? //Reset
??? begin
??????? sum_enable <= 1'b0;
??? end
??? else if (count1 == 3'b001)
??? begin
??????? sum_enable <= 1'b1;
??? end
??? else
??? begin
??????? sum_enable <= 1'b0;
??? end
end
endmodule

?

2. 流水嘩嘩，奔騰不息
話接上文，還是搬西瓜。前面那講的設(shè)計(jì)就是沒人情味的家伙搞的，看看：要求系統(tǒng)里面人人都是埋頭跑圈。個(gè)人連面都見不到，更別說聊天了。這是典型的“反人類”，把人當(dāng)機(jī)器。“以人為本”對(duì)于很多公司都是說說說的，但是在老朽這里確實(shí)必須堅(jiān)持的原則。

本人的系統(tǒng)設(shè)計(jì)是，搬運(yùn)人員是小明等六人，就把把路程分為 6 段。沒人負(fù)責(zé)一段的運(yùn)輸，到了交接點(diǎn)把西瓜面對(duì)面交給下一個(gè)人。當(dāng)然除了交接西瓜，兩人聊聊也是不錯(cuò)的。這樣傳遞下去，直到到達(dá)小明家為止。這樣還有一個(gè)附加的好處：哪里有跌破的瓜，是誰打破的一目了然。老夫這個(gè)系統(tǒng)里面，打破的地點(diǎn)屬于誰的一畝三分地，就該誰負(fù)責(zé)。

這里就用乘法器作為例子來說明流水線模式的代碼設(shè)計(jì)。利用乘法的交換律和結(jié)合律，可以把乘法轉(zhuǎn)化成了 b 的位寬個(gè)加法運(yùn)算；第 k 次加法的加數(shù)是 b 的第 n 比特（bk）與 a 左移 k 位（a<<k）的乘積；這里面的乘積呢，又可以根據(jù) bk 的兩個(gè)可能的數(shù)值，通過選擇器實(shí)現(xiàn)。這般如此，如此這般……，可以得到了乘法器的流水線結(jié)構(gòu)，如圖 6 所示。

圖 6 流水線形式乘法器的結(jié)構(gòu)圖

流水線形式的乘法器的代碼如例 4 所示。穆老道采用的是橫著寫的方式，和尚為了顯示區(qū)別，這次豎著來。這里只給出了關(guān)鍵部分的代碼。

【例 4】流水線形式乘法器的代碼（部分）
module multiplication_pipeline
//Multiplication in pipeline
? (
??? input[7:0] a,
??? input[7:0] b,
??? input CLK, input RST,
??? output[15:0] product
? );

//Definition for Variables in the module
wire[7:0] a0, a1, a2, a3, a4, a5, a6, a7;
//In a's delay chain
wire[7:0] b0;
wire[6:0] b1;
wire[5:0] b2;
wire[4:0] b3;
wire[3:0] b4;
wire[2:0] b5;
wire[1:0] b6;
wire b7;
//In b's delay chain
wire [7:0] result1;
wire [9:0] result2;
wire [10:0] result3;
wire [11:0] result4;
wire [12:0] result5;
wire [13:0] result6;
wire [14:0] result7;
wire [15:0] result8;
//In Result's Chain

//Load other module(s)
mul_pipe_step1 M1(.a_prev(a0),.b_prev(b0),
????????????????? .CLK(CLK), .RST(RST),
????????????????? .a_next(a1),.b_next(b1),.result_next(result1));
?????????????????
mul_pipe_step2 M2(.a_prev(a1),.b_prev(b1),.result_prev(result1),
????????????????? .CLK(CLK), .RST(RST),
????????????????? .a_next(a2),.b_next(b2),.result_next(result2));?????????????????

……
?????????????????
mul_pipe_step8 M8(.a_prev(a7),.b_prev(b7),.result_prev(result7),
????????????????? .CLK(CLK), .RST(RST),
????????????????? .result_next(result8));????
//Pipeline chain
????????????????????????????????????????????????????????????????????????????????
//Logical
assign a0 = a;
assign b0 = b;
assign product = result8;

endmodule

module mul_pipe_step1
//Step1 in pipeline
? (
??? input[7:0] a_prev,
??? input[7:0] b_prev,
//? input result_prev,
??? input CLK, input RST,
??? output reg[7:0] a_next,
??? output reg[6:0] b_next,
??? output reg[7:0] result_next
? );

//Definition for Variables in the module

//Load other module(s)

//Logical

always @(posedge CLK or negedge RST)
//Staoring for input delay
begin
??? if (!RST)
??? //Reset
??? begin
??????? a_next <= 8'h00;
??????? b_next <= 7'h00;
??? end
??? else
??? begin
??????? a_next <= a_prev;
??????? b_next <= b_prev[7:1];
??? end
end

always @(posedge CLK or negedge RST)
//Staoring for input delay
begin
??? if (!RST)
??? //Reset
??? begin
??????? result_next <= 9'h000;
??? end
??? else
??? begin
??????? if (b_prev[0])
??????? begin
??????????? result_next <= a_prev;
??????? end
??????? else
??????? begin
??????????? result_next <= 8'h00;
??????? end
??? end
end

endmodule

module mul_pipe_step2
//Step2 in pipeline
? (
??? input[7:0] a_prev,
??? input[6:0] b_prev,
??? input[7:0] result_prev,
??? input CLK, input RST,
??? output reg[7:0] a_next,
??? output reg[5:0] b_next,
??? output reg[9:0] result_next
? );

//Definition for Variables in the module

//Load other module(s)

//Logical

always @(posedge CLK or negedge RST)
//Staoring for input delay
begin
??? if (!RST)
??? //Reset
??? begin
??????? a_next <= 8'h00;
??????? b_next <= 6'h00;
??? end
??? else
??? begin
??????? a_next <= a_prev;
??????? b_next <= b_prev[6:1];
??? end
end

always @(posedge CLK or negedge RST)
//Staoring for input delay
begin
??? if (!RST)
??? //Reset
??? begin
??????? result_next <= 10'h000;
??? end
??? else
??? begin
??????? if (b_prev[0])
??????? begin
??????????? result_next <={2'b0, result_prev} + {1'b0, a_prev, 1'b0};
??????????? // = result + (a << 2)
??????????? //max bit width 10
??????? end
??????? else
??????? begin
??????????? result_next <= {1'b0, result_prev};
??????? end
??? end
end

endmodule

…….

module mul_pipe_step8
//Step7 in pipeline
? (
??? input[7:0] a_prev,
??? input b_prev,
??? input[14:0] result_prev,
??? input CLK, input RST,
//? output reg[7:0] a_next,
//? output reg b_next,
??? output reg[15:0] result_next
? );

//Definition for Variables in the module

//Load other module(s)

//Logical

always @(posedge CLK or negedge RST)
//Staoring for input delay
begin
??? if (!RST)
??? //Reset
??? begin
??????? result_next <= 16'h0000;
??? end
??? else
??? begin
??????? if (b_prev)
??????? begin
??????????? result_next <={1'b0, result_prev} + {1'b0, a_prev, 7'b000_0000};
??????????? // = result + (a << 1)
??????? end
??????? else
??????? begin
??????????? result_next <= {1'b0, result_prev};
??????? end
??? end
end

endmodule

?

3. 時(shí)分復(fù)用，節(jié)約成本
前面給大伙兒介紹了兩種設(shè)計(jì)模式，目的都是為了適應(yīng)更加快速數(shù)據(jù)輸入速度的要求。通過這兩個(gè)設(shè)計(jì)模式的架構(gòu)圖的分析，不難看出要想快是要付出代價(jià)的。但是老板卻不這樣想，他們的想法是：既要快又要省。這個(gè)老衲做不到?。〉?，如果只是節(jié)約點(diǎn)成本，鄙人還有辦法，那就是這一講里面介紹的時(shí)分復(fù)用。時(shí)分復(fù)用需要在數(shù)據(jù)輸入比較慢的場(chǎng)景下使用，這個(gè)又快不起來了。天道循環(huán)，有得必有失，即使是佛祖也不能避免。老板們，總是覺得自己是神，事實(shí)證明他們更像某種隊(duì)友。

敗家容易，節(jié)約難。設(shè)計(jì)者一旦掌握了“并行”處理的思想，有意無意的會(huì)喜歡用很多分枝的結(jié)構(gòu)來設(shè)計(jì)數(shù)字邏輯系統(tǒng)。這個(gè)錯(cuò)是沒錯(cuò)，但是在有些地方未免浪費(fèi)?，F(xiàn)在不號(hào)召“顆粒歸倉”了。老衲是老派的人，還是喜歡能省就省的設(shè)計(jì)的。并行平鋪肯定是最簡單的設(shè)計(jì)了，但是這個(gè)太不體現(xiàn)水平了。因地制宜，因模塊速度制設(shè)計(jì)，才是高手本色啊。

時(shí)分復(fù)用的基本思想是：對(duì)于一些需要處理速度比較慢、有重復(fù)運(yùn)算的單元，在可以接受的處理時(shí)間內(nèi)，多次重復(fù)利用有關(guān)的運(yùn)算器件，以達(dá)到減少整個(gè)單元面積的目的。
說了一堆嚴(yán)格的非人話，總結(jié)一下是必要的。

首先，時(shí)分復(fù)用的應(yīng)用的場(chǎng)合是“對(duì)于一些需要處理速度比較慢”，也就是需要的建立時(shí)間較長的單元。

其次，這些單元里面，必須“有重復(fù)運(yùn)算的單元”。例如：在 FIR 濾波器里面存在很多相同位數(shù)的加法，就合適采用時(shí)分復(fù)用。

最后，時(shí)分復(fù)用的手段是“多次重復(fù)利用有關(guān)的運(yùn)算器件”。

復(fù)數(shù)乘法就是一個(gè)很好的例子，里面有四個(gè)乘法呢！復(fù)數(shù)乘法，上過高中的施主都曉得的：

?

其中，real_x 表示復(fù)數(shù) x 的實(shí)部，image_x 表示復(fù)數(shù) x 的虛部?，F(xiàn)在小孩子也能數(shù)出來，公式里面存在四個(gè)乘法運(yùn)算，兩個(gè)加 / 減法運(yùn)算。這就是基本算法，上面的公式就是《算法說明書》的核心內(nèi)容。

僅僅依靠算法是沒法設(shè)計(jì)數(shù)字邏輯系統(tǒng)的，還需要輸入信號(hào)的性質(zhì)和輸出信號(hào)的需求等信息。連上面的假設(shè)也敢做，所謂“債多了不愁，虱子多了不癢”，對(duì)于接口信號(hào)的假設(shè)沒有理由不敢做了。假設(shè)，輸入信號(hào)為 4 比特有符號(hào)數(shù)，取值范圍為[-7, +7]，每 8 個(gè)時(shí)鐘周期變換一次，連續(xù)輸入；對(duì)于輸出信號(hào)要求 8 比特有符號(hào)數(shù)，在 8 個(gè)時(shí)鐘周期里面至少一個(gè)固定的時(shí)鐘周期 ---- 而且這個(gè)固定的時(shí)鐘周期是已知的 ---- 內(nèi)有效。這樣系統(tǒng)的輸入輸出接口基本清楚了。但是對(duì)于這種多個(gè)時(shí)鐘有效的輸入信號(hào)，必須要有一個(gè)同步信號(hào)標(biāo)記輸入開始有效的時(shí)刻。這里設(shè)計(jì)這個(gè)同步信號(hào)在輸入數(shù)據(jù)有效的第一個(gè)時(shí)鐘節(jié)拍為高電平，其他時(shí)刻為低電平，如圖 7 所示。

圖 7 數(shù)據(jù)與同步信號(hào)的時(shí)序關(guān)系

現(xiàn)在是“萬事俱備只欠東風(fēng)”的節(jié)奏了，開始排時(shí)序，如表 2?？紤]到同步信號(hào)與數(shù)據(jù)同時(shí)到達(dá)，在下一個(gè)時(shí)鐘周期調(diào)度用的計(jì)數(shù)器才能被清零，所以有一個(gè) -1 時(shí)刻。

表 2 時(shí)分復(fù)用的時(shí)序表

還好，還好，8 個(gè)時(shí)鐘周期就可以得到有效結(jié)果的輸出。有時(shí)候，時(shí)序排不開，可是容易失眠的。實(shí)際上，上面的時(shí)序還可以優(yōu)化，但是反正滿足輸入數(shù)據(jù)頻率要求了。優(yōu)化的意義不大，這里就得過且過了。

按照表 2 總時(shí)序設(shè)計(jì)的、時(shí)分復(fù)用乘法器的復(fù)數(shù)乘法的代碼見例 5。

?

【例 5】復(fù)數(shù)乘法模塊
`define REAL_REAL?? 0
`define IMAGE_IMAGE 1
`define REAL_IMAGE? 2
`define IMAGE_REAL? 3
//Input statements

`define REAL_1????? 2
`define REAL_2????? 3
`define IMAGE_1???? 4
`define IMAGE_2???? 5
//Output statements

module complex_multiplication
//Multiplication in pipeline
? (
??? input signed[3:0] real_a,
??? input signed[3:0] image_a,
??? input signed[3:0] real_b,
??? input signed[3:0] image_b,
??? input CLK, input RST,
??? input data_start,
??? output reg signed[7:0] product_real,
??? output reg signed[7:0] product_image
? );

//Definition for Variables in the module
reg signed[6:0] real_1, real_2;
//Two operents for real part
reg signed[6:0] image_1, image_2;
//Two operents for image part
reg signed[3:0] a, b;
//Operents for signed multiplication
reg signed[6:0] product;
//Result for multiplication
reg[2:0] state_counter;
//Counter for scheduling statements

//Load other module(s)
??????????????????????????????????????????????????????????????????????????????????
//Logical
always @(posedge CLK or negedge RST)
//Multiplication to be reused
begin
??? if (!RST)
??? begin
??????? product <= 7'sh0;
??? end
??? else
??? //Statement counting
??? begin
??????? product <= a * b;
??? end
end

always @(posedge CLK or negedge RST)
//Statement management
begin
??? if (!RST)
??? begin
??????? state_counter <= 3'h7;
??? end
??? else if (data_start)
??? //New data and start the statement counting
??? begin
??????? state_counter <= 3'h0;
??? end
??? else
??? //Statement counting
??? begin
??????? state_counter <= state_counter + 3'h1;
??? end
end

//Reused multiplication part
always @(posedge CLK or negedge RST)
//Input Part
begin
??? if (!RST)
??? begin
??????? a <= 4'h0;
??????? b <= 4'h0;
??? end
??? else
??? //Input Operations
??? begin
??????? case (state_counter)
??????????? `REAL_REAL:
??????????? begin
??????????????? a <= real_a;
??????????????? b <= real_b;
??????????? end
??????????? `IMAGE_IMAGE:
??????????? begin
??????????????? a <= image_a;
??????????????? b <= image_b;
??????????? end
??????????? `REAL_IMAGE:
??????????? begin
??????????????? a <= real_a;
??????????????? b <= image_b;
??????????? end?
??????????? `IMAGE_REAL:
??????????? begin
??????????????? a <= image_a;
??????????????? b <= real_b;
??????????? end?????????????????????????????????
??????? endcase
??? end
end

always @(posedge CLK or negedge RST)
//Output Part
begin
??? if (!RST)
??? begin
??????? real_1 <= 7'h0;
??????? real_2 <= 7'h0;
??????? image_1 <= 7'h0;??
??????? image_2 <= 7'h0;????????????????????????????
??? end
??? else
??? //Input Operations
??? begin
??????? case (state_counter)
??????????? `REAL_1:
??????????? begin
??????????????? real_1 <= product;
??????????? end
??????????? `REAL_2:
??????????? begin
??????????????? real_2 <= product;
??????????? end
??????????? `IMAGE_1:
??????????? begin
??????????????? image_1 <= product;
??????????? end?
??????????? `IMAGE_2:
??????????? begin
??????????????? image_2 <= product;
??????????? end?????????????????????????????????
??????? endcase
??? end
end

//Adder part
always @(posedge CLK or negedge RST)
//Input Part
begin
??? if (!RST)
??? begin
??????? product_real <= 8'sh0;
??????? product_image <= 8'sh0;
??? end
??? else
??? //Input Operations
??? begin
??????? product_real <= real_1 - real_2;
??????? product_image <= image_1 + image_2;
??? end
end
endmodule

親們，請(qǐng)注意代碼里面乘號(hào)“*”只能出現(xiàn)一次，這樣是復(fù)用。如果寫成
real_1 <= a * b;
real_2 <= a * b;
image_1 <= a * b;
iamge_2 <= a * b;
或者類似的樣子，綜合軟件會(huì)毫不猶豫的給您產(chǎn)生四個(gè)乘法的，這樣就不叫時(shí)分復(fù)用了。

這正是：
“
時(shí)序邏輯顯神通，時(shí)鐘節(jié)拍叮叮咚。邊沿觸發(fā)生意隆，信號(hào)采樣中間空。
設(shè)計(jì)模式有三種，小心選擇變無窮。頻率面積考慮中，小心選擇變網(wǎng)紅。
”

與非網(wǎng)原創(chuàng)內(nèi)容，謝絕轉(zhuǎn)載！

與非網(wǎng)原創(chuàng)內(nèi)容，謝絕轉(zhuǎn)載！

系列匯總：

之一：溫故而知新：從電路里來，到 Verilog 里去！

之二：Verilog 編程無法一蹴而就，語言層次講究“名正則言順”

之三：數(shù)字邏輯不容小窺，電路門一統(tǒng)江湖

之四：Verilog 語言：還真的是人格分裂的語言

之五：Verilog 不難學(xué)，聊聊時(shí)序邏輯那些事兒