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前面有提過，單端信號與差分信號的最大區(qū)別是抗干擾性。
單端信號在單根線上傳輸，信號線和返回路徑會存在一個信號電壓；差分信號在差分對上傳輸，除了各自的單端信號，還有兩條信號線存在電壓差。
信號的傳輸除了電壓差和傳輸路徑，還要約定收/發(fā)雙方以何種高低電平與結(jié)構(gòu)標準進行信號傳輸，也就是說，為了保證成功地通信，驅(qū)動器和接收器之間必須對邏輯高電平、邏輯低電平的具體值有一致的約定。
邏輯電平參數(shù)
信號邏輯電平是指數(shù)字信號電壓的高、低電平，在數(shù)字邏輯電路中，低電平表示0，高電平表示1。常見的低電平為0~0.25V，高電平為3.3~5V。
驅(qū)動器：
輸入高電平VIH：保證邏輯門的輸入為高電平時所允許的最小輸入高電平，當輸入電平高于VIH時，則認為輸入電平為高電平;
輸入低電平VIL：保證邏輯門的輸入為低電平時所允許的最大輸入低電平，當輸入電平低于VIL時，則認為輸入電平為低電平;
接收器：
輸出高電平VOH：保證邏輯門輸出為高電平時的輸出電平最小值，邏輯門輸出為高電平時的電平值都必須大于此VOH;
輸出低電平VOL：保證邏輯門輸出為低電平時的輸出電平最大值，邏輯門輸出為低電平時的電平值都必須小于此VOL;
除了高低電平，還有閾值電平VT，就是信號翻轉(zhuǎn)時的電平，介于輸入高電平和輸入低電平之間的電壓值。閾值電平只是用來表征數(shù)字電路芯片的特性，需要關(guān)注的還是輸入/輸出的高低電平。
邏輯電平的相互關(guān)系如下：
邏輯電平的分類
邏輯電平的分類有單端電平和差分電平。
常見的單端信號邏輯電平為CMOS、TTL、LVCMOS、LVTTL等。常見的差分信號邏輯電平為LVDS、CML、ECL等。
差分信號應(yīng)用越來越廣，所以，這里講差分邏輯電平。使用差分信號線進行數(shù)據(jù)傳輸的具體電平有很多種，LVDS只是其中之一。常見的差分信號USB、SATA等，使用的電平標準與LVDS很相似。而HDMI使用TMDS（Time Minimized Differential Signal, 最小化傳輸差分信號）和DDR3使用SSTL（Stub series terminated logic,短截線串聯(lián)端接邏輯）這些就和LVDS不一樣了。
LVDS
LVDS（Low-Voltage Differential Signaling ,低電壓差分信號）是一種小振幅差分信號技術(shù)，采用較低的信號電壓幅度(250mV~450mv）傳輸數(shù)據(jù)，是一種常見的差分電平標準。
該傳輸標準采用電流模式驅(qū)動輸出，不會產(chǎn)生振鈴和信號切換所帶來的尖峰信號，具有良好的EMI特性，同時由于兩條信號線周圍的電磁場也相互抵消，故差分信號傳輸比單線信號傳輸電磁輻射小得多。
該傳輸標準采用恒流源模式，電壓幅度低，在保證數(shù)據(jù)傳輸率的同時功耗也很低。
總得來說，采用這種技術(shù)后，只要保證一對平行傳輸線的長度足夠一致，并在接受端提供良好的匹配端接阻抗技術(shù)，以減小反射信號的產(chǎn)生，就可以提供非常高的數(shù)據(jù)傳輸率。
LVDS 的工作原理，其驅(qū)動器由個恒流源（通常為 3.5mA左右）驅(qū)動一對差分信號線組成。在接收端有一個高的直流輸入阻抗（幾乎不會消耗電流），所以幾乎全部的驅(qū)動電流將流經(jīng) 100歐的終端電阻在接收器輸入端產(chǎn)生約 350mV的電壓。
TMDS
TMDS(Time Minimized Differential Signal)最小化傳輸差分信號傳輸技術(shù)，是一種利用2個引腳間電壓差來傳送信號的技術(shù)。傳輸數(shù)據(jù)的數(shù)值（“0"或者"1”）由兩引腳間電壓正負極性和大小決定。采用2根線來傳輸信號，傳輸原理也是一根線上傳輸原來的信號，另一根線上傳輸與原來信號相反的信號。這樣接收端就可以通過讓一根線上的信號減去另一根線上的信號的方式來屏蔽電磁干擾，從而得到正確的信號。
HDMI使用最小跳變差分信號(TMDS)技術(shù)，差分信號上拉電壓為＋3.3 V，端口阻抗為50歐姆，單端信號為400-600mV，標稱為500mV，差分信號的邏輯擺幅 在800-1200mV之間，實際差分電壓擺幅可以在150 mV - 1200 mV之間變化，而且偏置電壓是由Sink端提供的。
常見的HDMI接口是下圖的A類(19腳)：
1~9 （6 pin）:TMDS數(shù)據(jù)通道，分0~2三組，這些通道傳輸音頻和視頻和輔助數(shù)據(jù)。數(shù)據(jù)通道之間有屏蔽線，三組TMDS 數(shù)據(jù)通道，每一個都通過一對屏蔽雙絞線承載在電纜中，用于最小化串擾和 EMI 輻射的屏蔽層在電纜的兩端接地。
SSTL
SSTL：Stub Series Termination Logic，短截線串聯(lián)端接邏輯，最早被定義在多個不同JEDEC標準中：JESD8-8，JESD8-9B，JESD8-15。SSTL電平有不同的電平值，這與DRAM的標準協(xié)議相關(guān)，一般CPU和DDR顆粒都是默認標準的SSTL電平。
SSTL18 I/O標準用于DDR2 SDRAM存儲器接口；
SSTL15 I/O標準用于DDR3 SDRAM存儲器接口；
SSTL12支持DDR4 SDRAM存儲器接口；
以上存儲器接口對應(yīng)的供電電壓VDD分別為：2.5V、1.8V、1.5V、1.2V，對應(yīng)的VREF=VTT分別為1.25V、0.9V、0.75V、0.6V。
SSTL輸入是差分結(jié)構(gòu)，因此輸入提供了比較好的電壓增益以及穩(wěn)定的閾值電壓，具有更小的輸入電壓擺幅，和更高的可靠性。
SSTL輸出結(jié)構(gòu)與單端LVTTL驅(qū)動并無差別，通過上下P/N晶體管的輪流導(dǎo)通輸出高、低電平。SSTL輸出到輸入拓撲需要在終端外部上拉至VTT，一般取VDDQ/2，輸出阻抗Rs和傳輸線阻抗Z0相匹配，上拉電阻RT和傳輸線阻抗Z0相匹配。
SSTL基本電路結(jié)構(gòu)
信號輸入高于交流閾值 VIHac，接收器就認為信號的狀態(tài)發(fā)生翻轉(zhuǎn)，即使在傳輸過程中，有反射造成的振鈴或者噪聲，但只要輸入電平保持在直流閾值 VIHdc 之上，接收器的狀態(tài)不發(fā)生改變，默認為高電平。同樣，信號輸入低于交流閾值 VILac，接收器就認為信號的狀態(tài)發(fā)生翻轉(zhuǎn)，但只要輸入電平保持在直流閾值 VIHdc 之下，接收器的狀態(tài)不發(fā)生改變，默認為低電平。
其實可以拓展到DDR3 的push-pull結(jié)構(gòu)，以及DDR4 POD ，還有RON 的數(shù)值由來，這些留給后面學習總結(jié)。
