半導(dǎo)體先進(jìn)封裝技術(shù)涌現(xiàn)！

AI、HPC等技術(shù)迅速發(fā)展，對半導(dǎo)體性能與功耗提出了更高要求，而傳統(tǒng)封裝技術(shù)難以滿足AI時代的需求，半導(dǎo)體先進(jìn)封裝技術(shù)迎來大顯身手的時刻，吸引多家半導(dǎo)體大廠積極布局。最新消息顯示，博通宣布先進(jìn)封裝技術(shù)取得新進(jìn)展。

博通推出首個3.5D F2F封裝技術(shù)，滿足AI計算需求

近期，博通在官網(wǎng)宣布推出其3.5D eXtreme Dimension系統(tǒng)級（XDSiP）封裝平臺技術(shù)。這是業(yè)界首個3.5D F2F封裝技術(shù)，在單一封裝中集成超過6000mm的硅片和多達(dá)12個HBM內(nèi)存堆棧，能滿足AI芯片的高效率、低功耗的計算需求。

據(jù)悉，訓(xùn)練生成式AI模型所需的巨大計算能力依賴數(shù)以十萬個甚至百萬個XPUs加速器組成的大型集群。這些XPUs需要越來越復(fù)雜的計算、內(nèi)存和輸入/輸出（I/O）能力的集成，以實(shí)現(xiàn)必要的性能，同時最大限度地降低功耗和成本。

博通指出，摩爾定律和傳統(tǒng)工藝縮放等方法已難以滿足這些需求。因此，先進(jìn)的系統(tǒng)級封裝（SiP）集成對于下一代XPUs至關(guān)重要。在過去十年中，2.5D集成技術(shù)（涉及在中間層上集成多達(dá)2500平方毫米的硅片和最多8個HBM模塊）已被證明對XPU開發(fā)具有重要價值。然而，隨著新的、越來越復(fù)雜的大型語言模型（LLMs）的出現(xiàn)，它們的訓(xùn)練需要3D堆疊以實(shí)現(xiàn)更好的尺寸、功耗和成本效益。因此，結(jié)合了3D硅片堆疊和2.5D封裝的3.5D集成技術(shù)，有望成為未來十年下一代XPUs的首選技術(shù)。

博通F2F技術(shù)直接連接頂層金屬層，提供了密集且可靠的連接，具有最小的電氣干擾和卓越的機(jī)械強(qiáng)度。博通表示，公司與客戶緊密合作，在臺積電和EDA合作伙伴的技術(shù)和工具基礎(chǔ)上，創(chuàng)建了3.5D XDSiP平臺。通過垂直堆疊芯片組件，博通的3.5D平臺使芯片設(shè)計師能夠?yàn)槊總€組件選擇合適的制造工藝，同時縮小中間層和封裝尺寸，從而在性能、效率和成本方面實(shí)現(xiàn)顯著提升。

目前，博通正在開發(fā)超過五款3.5D產(chǎn)品，其大多數(shù)消費(fèi)者AI客戶已采用3.5D XDSiP平臺技術(shù)，并計劃從2026年2月開始量產(chǎn)發(fā)貨。

AI賽道火熱，先進(jìn)封裝技術(shù)涌現(xiàn)

AI浪潮下，先進(jìn)封裝技術(shù)不斷涌現(xiàn)，吸引眾多廠商布局，除了博通之外，臺積電、三星、日月光、英特爾等廠商也在積極推動先進(jìn)封裝技術(shù)發(fā)展。

臺積電CoWoS先進(jìn)封裝當(dāng)前正備受市場青睞，與此同時，臺積電還將大力發(fā)展SoIC封裝技術(shù)，據(jù)悉，臺積電目前已經(jīng)整合封裝工藝構(gòu)建3D Fabric系統(tǒng)，其中分為3個部分：3D堆疊技術(shù)的SoIC系列、先進(jìn)封裝CoWoS系列以及InFo系列。其中，SoIC處于前段封裝，于2018年4月公開，是臺積電基于CoWoS與多晶圓堆疊(WoW)封裝技術(shù)開發(fā)出的新一代創(chuàng)新封裝技術(shù)，這標(biāo)志著臺積電已具備直接為客戶生產(chǎn)3D IC的能力。該技術(shù)于2022年就已經(jīng)開始小量投產(chǎn)，而且臺積電計劃2026年產(chǎn)能擴(kuò)大20倍以上。此外，今年11月媒體報道，臺積電在中國臺灣南科圈地30公頃，將首度打造“先進(jìn)供應(yīng)鏈專區(qū)”。據(jù)悉，該專區(qū)將以先進(jìn)封裝為主，全力支持未來嘉義廠（AP7）與臺南廠（AP8）的CoWoS/SoIC產(chǎn)能。

今年7月媒體報道，三星電子正在開發(fā)面向AI半導(dǎo)體芯片的新型3.3D先進(jìn)封裝技術(shù)。三星概念圖中，GPU（AI計算芯片）與LCC緩存通過垂直堆疊的方式形成一個整體，與HBM內(nèi)存進(jìn)行互聯(lián)。在兩者之間使用硅橋芯片來直接連接裸晶，而在銅RDL重布線層上引入了透明介質(zhì)來代替價格更高的硅中介層。這種設(shè)計能夠在不犧牲芯片性能的前提下降低22%的生產(chǎn)成本。此外，三星電子還計劃在其3.3D封裝技術(shù)中引入面板級（PLP）封裝。大型方形載板將取代面積有限的圓形晶圓，從而進(jìn)一步提高封裝生產(chǎn)效率。

日月光在今年3月宣布推出小芯片（Chiplet）新互聯(lián)技術(shù)，以應(yīng)對人工智能發(fā)展帶來的多樣化小芯片整合設(shè)計和先進(jìn)封裝。該技術(shù)通過微凸塊(microbump)技術(shù)使用新型金屬疊層，可將芯片與晶圓互聯(lián)間距大幅縮小。日月光表示，提升小芯片級互聯(lián)技術(shù)可開拓應(yīng)用領(lǐng)域，除了AI芯片之外，也可擴(kuò)展至手機(jī)應(yīng)用處理器、MCU微控制器等關(guān)鍵芯片。

今年1月，英特爾宣布3D Foveros先進(jìn)封裝技術(shù)已在美國新墨西哥州Fab 9開始大規(guī)模生產(chǎn)。資料顯示，F(xiàn)overos技術(shù)旨在將兩個或多個芯片組裝在一起，進(jìn)行橫向和縱向之間的互連，進(jìn)一步降低凸點(diǎn)間距。該技術(shù)通過巧妙的設(shè)計，可以通過將存儲堆疊在活動組件之上來顯著改善某些組件的延遲和帶寬。產(chǎn)品可以分成更小的小芯片 (chiplet) 或塊 (tile)，其中 I/O、SRAM和電源傳輸電路在基礎(chǔ)芯片中制造，高性能邏輯小芯片或塊堆疊在頂部。Foveros在芯片內(nèi)實(shí)現(xiàn)極低功耗和高密度的芯片間連接，最小化了分區(qū)的開銷，能夠?yàn)槊總€區(qū)塊選擇理性的芯片工藝，并保障了成本和性能提升，簡化了SKU（庫存量單元）的創(chuàng)建，更容易定制且更快速地上市。