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UltraFast 設(shè)計(jì)方法時(shí)序收斂快捷參考指南

05/22 11:20
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本文選自《UltraFast 設(shè)計(jì)方法時(shí)序收斂快捷參考指南》。由于篇幅有限,僅選取部分內(nèi)容分享。

本快捷參考指南用于根據(jù)《適用于 FPGA 和 SoC 的 UltraFast 設(shè)計(jì)方法指南》(UG949) 中的建議快速完成時(shí)序收斂:

初始設(shè)計(jì)檢查:在實(shí)現(xiàn)設(shè)計(jì)前審核資源利用率、邏輯層次和時(shí)序約束。

時(shí)序基線設(shè)定:在每個(gè)實(shí)現(xiàn)步驟后檢查并解決時(shí)序違例,從而幫助布線后收斂時(shí)序。

時(shí)序違例解決:識(shí)別建立時(shí)間違例或保持時(shí)間違例的根源,并解決時(shí)序違例。

QoR 評(píng)估報(bào)告

您可使用結(jié)果質(zhì)量 (QoR) 評(píng)估報(bào)告來快速復(fù)查設(shè)計(jì)。此報(bào)告會(huì)將關(guān)鍵設(shè)計(jì)指標(biāo)和約束指標(biāo)與準(zhǔn)則中所述限制進(jìn)行比對(duì)。與準(zhǔn)則不符的指標(biāo)都會(huì)被標(biāo)記為 REVIEW。此報(bào)告包括下列部分:

設(shè)計(jì)特性

方法檢查

根據(jù)目標(biāo) Fmax 進(jìn)行保守的邏輯層次評(píng)估

AMD Vivado? 工具中,您可按如下所述方式運(yùn)行此報(bào)告:

report_qor_assessment

QoR 建議報(bào)告

在 Vivado 工具中,在實(shí)現(xiàn)階段會(huì)調(diào)用 report_qor_suggestions。此報(bào)告用于分析設(shè)計(jì)、提供建議,在某些情況下會(huì)自動(dòng)應(yīng)用建議。

Vitis 環(huán)境中的報(bào)告

在 AMD Vitis? 環(huán)境中,在編譯流程期間使用 v++ –R 1 或 v++ –R 2 來調(diào)用 report_qor_assessment

初始設(shè)計(jì)檢查流程

提示:通過使用 Intelligent Design Run (IDR) 即可在實(shí)現(xiàn)期間自動(dòng)解決大部分時(shí)序收斂難題。IDR 屬于特殊類型的實(shí)現(xiàn)運(yùn)行,能夠有效利用 report_qor_suggestions、基于 ML 的策略預(yù)測(cè)以及增量編譯。欲知詳情,請(qǐng)參閱 UG949 中的“使用智能設(shè)計(jì)運(yùn)行”。

初始設(shè)計(jì)檢查介紹

雖然在 AMD 器件上實(shí)現(xiàn)設(shè)計(jì)是一個(gè)自動(dòng)化程度相當(dāng)高的任務(wù),但要實(shí)現(xiàn)更高的性能并解決因時(shí)序或布線違例所帶來的編譯問題,則是一項(xiàng)復(fù)雜且耗時(shí)的工作。僅根據(jù)簡單的日志消息或由工具生成的實(shí)現(xiàn)后時(shí)序報(bào)告可能難以明確失敗原因。因此有必要采用按步驟進(jìn)行設(shè)計(jì)開發(fā)和編譯的方法,包括復(fù)查中間結(jié)果以確保設(shè)計(jì)能繼續(xù)執(zhí)行下一個(gè)實(shí)現(xiàn)步驟。

第一步是確保所有的初始設(shè)計(jì)檢查都已經(jīng)完成。在下列層次復(fù)查檢查結(jié)果:

由定制 RTL 構(gòu)成或者由 Vivado HLS 生成的每個(gè)內(nèi)核

注意:檢查目標(biāo)時(shí)鐘頻率約束是否現(xiàn)實(shí)。

與子系統(tǒng)逐一對(duì)應(yīng)的每個(gè)主要層級(jí),例如有多個(gè)內(nèi)核、IP 塊和連接邏輯的 Vivado IP integrator 模塊框圖

包括所有主要功能和層級(jí)、I/O 接口、完整時(shí)鐘電路、物理約束和時(shí)序約束的完整設(shè)計(jì)

如果設(shè)計(jì)使用布局規(guī)劃約束,如超級(jí)邏輯區(qū)域 (SLR) 分配或分配給 Pblock 的邏輯,請(qǐng)復(fù)查每項(xiàng)物理約束的估算的資源利用率,確保符合資源利用率準(zhǔn)則。運(yùn)行 report_qor_assessment 時(shí),會(huì)自動(dòng)檢查 SLR 和 Pblock 違例。如未報(bào)告任何違例,則表示設(shè)計(jì)在可接受的限制范圍內(nèi)。

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賽靈思

賽靈思

賽靈思(英語:Xilinx)是一家位于美國的可編程邏輯器件的生產(chǎn)商。該公司發(fā)明了現(xiàn)場(chǎng)可編程邏輯門陣列,并由此成名。賽靈思還是第一個(gè)無廠半導(dǎo)體公司(Fabless)。28nm時(shí)代,賽靈思提出All Programmable 的概念,從單一的FPGA企業(yè)戰(zhàn)略轉(zhuǎn)型為All Programmable FPGA、 SoC 和 3D IC 的全球領(lǐng)先提供商。且行業(yè)領(lǐng)先的器件與新一代設(shè)計(jì)環(huán)境以及 IP 完美地整合在一起,可滿足客戶對(duì)可編程邏輯乃至可編程系統(tǒng)集成的廣泛需求賽靈思于1984年創(chuàng)建于美國加利福尼亞州的硅谷,總部位于硅谷核心的圣何塞,并在科羅拉多州、愛爾蘭、新加坡 印度、中國、日本擁有分支機(jī)構(gòu)

賽靈思(英語:Xilinx)是一家位于美國的可編程邏輯器件的生產(chǎn)商。該公司發(fā)明了現(xiàn)場(chǎng)可編程邏輯門陣列,并由此成名。賽靈思還是第一個(gè)無廠半導(dǎo)體公司(Fabless)。28nm時(shí)代,賽靈思提出All Programmable 的概念,從單一的FPGA企業(yè)戰(zhàn)略轉(zhuǎn)型為All Programmable FPGA、 SoC 和 3D IC 的全球領(lǐng)先提供商。且行業(yè)領(lǐng)先的器件與新一代設(shè)計(jì)環(huán)境以及 IP 完美地整合在一起,可滿足客戶對(duì)可編程邏輯乃至可編程系統(tǒng)集成的廣泛需求賽靈思于1984年創(chuàng)建于美國加利福尼亞州的硅谷,總部位于硅谷核心的圣何塞,并在科羅拉多州、愛爾蘭、新加坡 印度、中國、日本擁有分支機(jī)構(gòu)收起

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賽靈思(Xilinx)是 FPGA、可編程 SoC 及 ACAP 的發(fā)明者。旨在為所有需要處理海量數(shù)據(jù),復(fù)雜算法,超低延時(shí)的應(yīng)用提供數(shù)字化加速驅(qū)動(dòng)力,與客戶共同實(shí)現(xiàn)靈活應(yīng)變,萬物智能的快速創(chuàng)新。