復(fù)雜大規(guī)模數(shù)字芯片設(shè)計(jì)，迎來簡單“解題思路”

又到歲末年初時(shí)，回顧2023年，AIGC技術(shù)、Chiplet、RISC-V以及新能源汽車當(dāng)仁不讓是行業(yè)熱詞。尤其Chiplet技術(shù)，被視為是摩爾定律延續(xù)的新解，將會(huì)持續(xù)推動(dòng)大規(guī)模數(shù)字芯片的PPA提升，進(jìn)而為AIGC、AI PC、ADAS等應(yīng)用提供更高算力支持。

時(shí)間來到2024年，Chiplet勁頭不減。MIT科技評(píng)論將其列為2024年的十大突破性技術(shù)之一；中國新推出的《芯粒間互聯(lián)通信協(xié)議》標(biāo)準(zhǔn)從1月1日起開始實(shí)施；Intel在近日CES上也推出了其第一個(gè)Chiplet汽車SoC平臺(tái)，將AI PC帶入到了智能汽車中。

然而像采用Chiplet技術(shù)的這種高性能計(jì)算芯片，對(duì)于整個(gè)芯片設(shè)計(jì)流程提出了全新的考驗(yàn)。傳統(tǒng)的EDA工具和設(shè)計(jì)范式已經(jīng)不足以應(yīng)對(duì)當(dāng)下的芯片設(shè)計(jì)工作，EDA與IP的生態(tài)系統(tǒng)的融合，正為我們開辟一條新的敏捷設(shè)計(jì)之路。

圖1：MIT科技評(píng)論2024年十大突破性技術(shù)

為什么大規(guī)模芯片設(shè)計(jì)越來越難了？

如果把造芯片比作造房子，那么EDA工具就像建筑師的設(shè)計(jì)工具，幫助其設(shè)計(jì)電路圖，進(jìn)行模擬測試，確保電路的性能和可靠性，同時(shí)優(yōu)化成本和功耗?！昂玫墓ぞ叩慕巧褪前研酒O(shè)計(jì)變成自動(dòng)化，最主要的是怎樣縮短整個(gè)設(shè)計(jì)周期的時(shí)間，同時(shí)還能開發(fā)出具有更高效能、更低功耗以及更有競爭力的芯片。”思爾芯董事長兼CEO林俊雄如是說到。

而IP類似于預(yù)制的建筑組件，可直接集成到電路中，節(jié)省設(shè)計(jì)時(shí)間并降低錯(cuò)誤風(fēng)險(xiǎn)?！癐P其實(shí)就是傳統(tǒng)意義上的一塊芯片的可復(fù)用的功能實(shí)現(xiàn)，某種意義上它還是數(shù)字化驗(yàn)證過程中的一個(gè)中間件，客戶可以在EDA工具中提前完成系統(tǒng)驗(yàn)證?！毙緞?dòng)科技董事長兼CEO敖海解釋到，“EDA工具加IP組件能夠?qū)崿F(xiàn)用戶在中間設(shè)計(jì)過程中的自由組合，實(shí)現(xiàn)工具的流程化、驗(yàn)證的自動(dòng)化和設(shè)計(jì)的自動(dòng)化?！?/p>

隨著工藝制程發(fā)展，數(shù)字芯片的規(guī)模越來越大，從最初幾十個(gè)晶體管到現(xiàn)在動(dòng)輒上百億的晶體管；同時(shí)，伴隨著新興應(yīng)用場景的演進(jìn)，對(duì)于數(shù)字芯片也提出了更高的要求。例如，AI應(yīng)用需要強(qiáng)大的并行處理能力和極低的延遲；汽車應(yīng)用追求低延遲和高可靠性；而IoT應(yīng)用強(qiáng)調(diào)低功耗和低成本。這一系列的需求使得芯片設(shè)計(jì)更加復(fù)雜，催生出了新的技術(shù)和創(chuàng)新設(shè)計(jì)方法。

Chiplet技術(shù)通過模塊化方式組合不同功能芯粒，大大提高了數(shù)字芯片的集成度和性能，但也帶來新的挑戰(zhàn)，如IP融合、高速互連、熱管理、應(yīng)力分布和高頻信號(hào)完整性等。

現(xiàn)在，開發(fā)大規(guī)模數(shù)字芯片需要巨大的前期投資，包括研發(fā)和制造成本，給許多公司帶來財(cái)務(wù)負(fù)擔(dān)。在快速發(fā)展的市場中，維持競爭優(yōu)勢需要不斷推出新技術(shù)和更新產(chǎn)品，這也進(jìn)一步增加了芯片設(shè)計(jì)難度和競爭壓力。

面對(duì)這些挑戰(zhàn)，芯片設(shè)計(jì)企業(yè)發(fā)現(xiàn)依靠單一的EDA或IP供應(yīng)商難以應(yīng)對(duì)市場變化和技術(shù)發(fā)展。他們需要的是能夠提供全面解決方案的生態(tài)系統(tǒng)，以支持復(fù)雜設(shè)計(jì)和快速開發(fā)周期。思爾芯和芯動(dòng)科技的合作，通過在各自領(lǐng)域的優(yōu)勢互補(bǔ)，簡化了芯片設(shè)計(jì)，為客戶實(shí)現(xiàn)了敏捷高效和可靠的開發(fā)體驗(yàn)。

EDA+IP，加速大規(guī)模數(shù)字芯片設(shè)計(jì)

隨著技術(shù)的發(fā)展和市場競爭的加劇，對(duì)快速、高效的電路設(shè)計(jì)需求日益增長，EDA廠商和IP廠商之間的合作應(yīng)運(yùn)而生。雙方通過整合資源、發(fā)揮各自技術(shù)專長，使得IP核心可以更加順利地融入到復(fù)雜的電路設(shè)計(jì)中。這種合作顯著提高了芯片設(shè)計(jì)流程的效率，減少了從概念到最終流片的時(shí)間，并提高了最終芯片的質(zhì)量和性能。設(shè)計(jì)工程師現(xiàn)在可以將更多的精力投入到創(chuàng)新和優(yōu)化上，而不是在復(fù)雜的基礎(chǔ)設(shè)計(jì)上耗費(fèi)時(shí)間。

據(jù)林俊雄介紹，思爾芯和芯動(dòng)科技在芯片設(shè)計(jì)領(lǐng)域開展的合作可以分為三個(gè)層面。

首先是在單個(gè)IP層面，完善了驗(yàn)證和接入工作。芯動(dòng)科技的各種接口IP絕大部分都已經(jīng)在思爾芯的EDA工具上完成了驗(yàn)證，并且在思爾芯原型驗(yàn)證系統(tǒng)上提供了參考設(shè)計(jì)。因此客戶在選擇了芯動(dòng)科技的IP之后，不需要從零開始學(xué)習(xí)這一IP的使用，只需關(guān)注如何將其與自己的現(xiàn)有設(shè)計(jì)進(jìn)行整合即可。對(duì)于已經(jīng)在思爾芯的芯神瞳原型驗(yàn)證系統(tǒng)上進(jìn)行驗(yàn)證的客戶而言，當(dāng)整合芯動(dòng)科技IP的時(shí)候，整個(gè)設(shè)計(jì)的銜接會(huì)非?？臁?/p>

其次是在SoC層面，針對(duì)汽車、物聯(lián)網(wǎng)、AI計(jì)算等多個(gè)熱門領(lǐng)域，雙方提供了完整的SoC平臺(tái)。例如在IoT方面，客戶可以在既有SoC平臺(tái)基礎(chǔ)上，結(jié)合其實(shí)際應(yīng)用場景需求，在驗(yàn)證工具和芯神瞳原型驗(yàn)證上裁剪掉多余的功能，或者新增自己需要的功能，然后進(jìn)行重新設(shè)計(jì)。

在選定的特定領(lǐng)域的SoC平臺(tái)上，客戶可以在很短時(shí)間內(nèi)完成一個(gè)貼近自己具體應(yīng)用需求的SoC重建，利用原來SoC平臺(tái)已有的驗(yàn)證架構(gòu)，客戶可以對(duì)自己新構(gòu)建的SoC設(shè)計(jì)進(jìn)行充分驗(yàn)證，加速軟件開發(fā)進(jìn)程，提前實(shí)現(xiàn)系統(tǒng)的整合。

最后是在設(shè)計(jì)更前端的層面，提供系統(tǒng)級(jí)解決方案。當(dāng)下流行的大規(guī)模數(shù)字芯片設(shè)計(jì)復(fù)雜度極高，需要提前進(jìn)行微架構(gòu)的探索與觀察；像Chiplet一類的芯片，要求在整個(gè)設(shè)計(jì)的更早階段就進(jìn)行系統(tǒng)架構(gòu)評(píng)估，客戶通常需要在RTL設(shè)計(jì)之前，甚至在選擇IP時(shí)，就完成大量的系統(tǒng)性能評(píng)估。

思爾芯公司已經(jīng)將芯動(dòng)科技的許多IP和模塊整合進(jìn)了其系統(tǒng)架構(gòu)工具中，這使得客戶能在早期階段就預(yù)判如何構(gòu)建他們的SoC，決定需要哪些類型的IP。此外，該平臺(tái)還能與思爾芯的其他軟件仿真和硬件仿真工具實(shí)現(xiàn)無縫整合。

“也就是說，在設(shè)計(jì)過程中，客戶可以在架構(gòu)設(shè)計(jì)伊始，從很高層次的模型一步一步移植到軟件仿真、硬件仿真，最后移植到原型驗(yàn)證中，在還沒投片之前完成整套系統(tǒng)級(jí)的設(shè)計(jì)?！绷挚⌒劢忉尩?。

除了上述提到的三個(gè)層面的優(yōu)勢外，選擇思爾芯和芯動(dòng)的方案，還讓客戶能夠站在雙方幾十年的知識(shí)積累和客戶經(jīng)驗(yàn)上，避免踩坑的同時(shí)實(shí)現(xiàn)更逼近真實(shí)的仿真驗(yàn)證。

在芯片設(shè)計(jì)階段進(jìn)行IP選擇時(shí)，一家專注于自動(dòng)駕駛SoC的公司就遇到了挑戰(zhàn)。他們在物理接口（PHY）和控制器（controller）部分遇到了若干兼容性問題，這些問題長期困擾著他們。通過對(duì)多種解決方案進(jìn)行對(duì)比擇優(yōu)，他們最終選擇了思爾芯和芯動(dòng)科技的EDA+IP敏捷開發(fā)平臺(tái)。

基于這一平臺(tái)，客戶無需自行處理IP適配和設(shè)計(jì)驗(yàn)證問題，可以直接采用在現(xiàn)場可編程門陣列（FPGA）平臺(tái)上驗(yàn)證過的參考設(shè)計(jì)，并將其應(yīng)用于他們整體的SoC環(huán)境。這種方法大幅節(jié)省了設(shè)計(jì)所需的時(shí)間和精力，對(duì)客戶而言至關(guān)重要。

如果他們無法解決這些兼容性問題，他們甚至將無法預(yù)知何時(shí)能完成芯片的流片（tape out）。由此可見，芯動(dòng)科技和思爾芯的此次強(qiáng)強(qiáng)聯(lián)手，在幫助客戶解決關(guān)鍵技術(shù)難題方面起到了重要作用。

近日，思爾芯迎來創(chuàng)立二十周年的重要時(shí)刻，在全球服務(wù)了包括英特爾、瑞昱、黑芝麻智能、開芯院等在內(nèi)的累計(jì)600余家客戶，其中包含世界前十大半導(dǎo)體企業(yè)中的六家、中國前十大集成電路設(shè)計(jì)企業(yè)中的七家。

而芯動(dòng)科技在其十八年的歷程中，也實(shí)現(xiàn)了200多次成功流片和100億顆高端SoC的量產(chǎn)出貨。在先進(jìn)工藝上，也一直與臺(tái)積電、三星、中芯國際、格芯、聯(lián)華電子、英特爾、華力等保持密切合作，在Chiplet、HBM3E、GDDR6X/6、PCIe5等大規(guī)模芯片必備的高帶寬技術(shù)上保持領(lǐng)先優(yōu)勢。

據(jù)敖海分享，隨著芯片尺寸越來越大，功能越來越多，接口越來越豐富，其中也存在越來越多的IP互連挑戰(zhàn)。而芯動(dòng)科技和思爾芯雙方在服務(wù)了大量相同的客戶中，已經(jīng)積累了大量該方面的知識(shí)，因此可以幫助后面的客戶避免很多的“坑”。

而站在這樣的領(lǐng)先客戶設(shè)計(jì)的基礎(chǔ)上，也就讓敏捷開發(fā)平臺(tái)具備了非常強(qiáng)的逼真度。此外，芯動(dòng)科技把服務(wù)其他客戶的經(jīng)驗(yàn)，應(yīng)用于新客戶的IP集成和芯片定制全流程中，縮短了系統(tǒng)驗(yàn)證周期。

“芯動(dòng)科技和思爾芯在系統(tǒng)搭配這個(gè)過程中形成一種互相支持的體系，使我們的交流和客戶溝通的窗口變得更加的容易?！卑胶Ｕf道，“芯動(dòng)科技會(huì)把IP處理器和相關(guān)系統(tǒng)復(fù)雜程度的知識(shí)，教會(huì)給某些不熟悉這些領(lǐng)域的客戶，并且把原型驗(yàn)證系統(tǒng)作為軟硬核IP的模式呈現(xiàn)給他們?！?/p>

從小積木到大積木，讓Chiplet系統(tǒng)級(jí)設(shè)計(jì)仿真更輕松

隨著晶體管工藝達(dá)到物理極限，要延續(xù)芯片在摩爾定律上的PPA提升，業(yè)界將會(huì)加速轉(zhuǎn)向Chiplet技術(shù)生態(tài)。同時(shí)對(duì)于國內(nèi)芯片產(chǎn)業(yè)而言，在先進(jìn)制程受限的情況下就必須在成熟工藝上追求芯片性能突破，也必須要走Chiplet之路，進(jìn)行成熟工藝的組合。

但使用Chiplet來進(jìn)行芯片設(shè)計(jì)，整個(gè)芯片的規(guī)模會(huì)進(jìn)一步加大，其中的IP和Die的組合也會(huì)越來越復(fù)雜，也就帶來了更多種軟硬件組合的可能。這也意味著很多系統(tǒng)級(jí)的考量——包括封裝、后端設(shè)計(jì)到物理實(shí)現(xiàn)等，都要在芯片設(shè)計(jì)的很早期就要去完成。

林俊雄舉例，如果說EDA+IP是使用了更大積木來搭建房子，那么Chiplet就是用超大的積木來搭建房子。而在使用超大積木（Chiplet）進(jìn)行設(shè)計(jì)的過程中，思爾芯和芯動(dòng)科技的EDA+IP這套體系的優(yōu)勢會(huì)進(jìn)一步擴(kuò)大。

敖海表示，使用Chiplet進(jìn)行芯片設(shè)計(jì)，帶來了更多的“大積木”的組合方式，而芯動(dòng)科技和思爾芯的合作，可以幫助客戶從系統(tǒng)架構(gòu)和硬件評(píng)估的角度，把Chiplet的組合提前適配好。

在兼容性方面，芯動(dòng)科技是最早支持UCIe并完成適配的IP廠商，并且提供了非常好的性能功耗表現(xiàn)。早在該協(xié)議公布兩年前，芯動(dòng)科技就和英特爾進(jìn)行了合作開發(fā)。據(jù)悉，芯動(dòng)科技的接口IP可采用DDR的模式操作Chiplet，這種端到端連線可以直接通過GPIO在原型驗(yàn)證上進(jìn)行互連，客戶只需要調(diào)整頻率就可以完成整個(gè)Chiplet在延遲總線、整體協(xié)議方面的全套仿真和驗(yàn)證工作，而且兼具密度高、低延遲，PPA優(yōu)勢大幅提升。

目前，芯動(dòng)科技的Chiplet硬化模塊已經(jīng)在思爾芯的原型驗(yàn)證中成功實(shí)施，通過FPGA與FPGA互連就能夠完整地仿真整個(gè)Chiplet的總線功能。此外，客戶還可以通過芯動(dòng)科技的Chiplet PHY芯片，在兩套原型驗(yàn)證之間實(shí)現(xiàn)高速模式或低速模式的互連。

圖3：芯動(dòng)科技Chiplet產(chǎn)品組合

“在Chiplet領(lǐng)域，我們不但提供多種互聯(lián)方式，也給客戶提供大量互聯(lián)的可定制化協(xié)議能力，并且已有很多成功經(jīng)驗(yàn)?zāi)軒椭酱蠹野?a class="article-link" target="_blank" href="/baike/1553511.html">芯片組合的風(fēng)險(xiǎn)降到最低?！卑胶＿M(jìn)一步分享到，“在GPU/AI等大型芯片中可能涉及到很多內(nèi)核之間的數(shù)據(jù)交換，在這一過程中任何卡頓或協(xié)議問題都將會(huì)影響整體芯片的性能評(píng)估。光通過仿真幾天幾夜也仿真不出來，甚至一個(gè)月也仿真不出來，而通過敏捷開發(fā)驗(yàn)證平臺(tái)，就可以快速實(shí)現(xiàn)這一步跨越?？山M合的Chiplet加上可組合的平臺(tái)，就能給客戶提供大量敏捷開發(fā)的能力，以及來自思爾芯和芯動(dòng)科技的專業(yè)知識(shí)深度。”

隨著Chiplet的未來發(fā)展，思爾芯靈活的大型原型驗(yàn)證和芯動(dòng)科技多種Chiplet模塊相組合綁定，將會(huì)是一種市場趨勢，也會(huì)為雙方帶來極大的優(yōu)勢。對(duì)于客戶的設(shè)計(jì)而言，在追求Chiplet更好模式和仿真結(jié)果的過程中，也會(huì)變得更容易達(dá)成。

結(jié)語

隨著邊緣計(jì)算、人工智能、ChatGPT等大模型語言（LLM）的發(fā)展，對(duì)于芯片算力需求會(huì)呈幾何級(jí)數(shù)增長。未來2～3年，將會(huì)是從端到云到車遍地開花的芯片時(shí)節(jié)。

而中國是實(shí)施最貼近應(yīng)用端的市場，也是最需要多元化、快速迭代的市場，這將會(huì)成為高端芯片孵化培育的沃土。把握住這一波浪潮，中國半導(dǎo)體產(chǎn)業(yè)便有望在國際舞臺(tái)上再上一個(gè)臺(tái)階。

林俊雄表示，EDA+IP本身其實(shí)還有很多關(guān)鍵技術(shù)，整個(gè)產(chǎn)業(yè)鏈也需要更多合作伙伴包括學(xué)校和政府等一起協(xié)助來完成。國內(nèi)需要?jiǎng)?chuàng)建這樣一個(gè)共贏的生態(tài)，走出中國特色的半導(dǎo)體產(chǎn)業(yè)。