imec展示最新介面氧化技術(shù) 鐵電記憶體性能再升級

比利時微電子研究中心(imec)于近日舉行的2022年IEEE國際電子會議(IEDM)上，展示了一款摻雜鑭(La)元素的氧化鉿鋯(HZO)電容器，不僅將循環(huán)操作次數(shù)提高到1011次，同時具備更佳的電滯曲線，喚醒效應(yīng)亦有所改善。此次能夠?qū)崿F(xiàn)鐵電電容的多項性能升級，關(guān)鍵在于介面氧化工程技術(shù)。這項鐵電電容技術(shù)具備高性能、微縮能力與CMOS相容性，將是實現(xiàn)新一代嵌入式與獨立式鐵電隨機存取記憶體(FeRAM)應(yīng)用的關(guān)鍵。

FeRAM是一種備受矚目的次世代非揮發(fā)性記憶體，不僅可以嵌入在SoC設(shè)計中，亦可作為獨立的記憶體元件使用。FeRAM能填補高速DRAM(讀取時間小于10奈秒)與高密度NAND記憶體之間的應(yīng)用需求。其結(jié)構(gòu)與DRAM相似，也是由1個電晶體與1個電容組成，但為了實現(xiàn)非揮發(fā)性，F(xiàn)eRAM是以鐵電材料取代介電材料作為電容。鐵電材料包含兩種極化狀態(tài)(+P與-P)，藉由施加外部電場就能轉(zhuǎn)換。過去幾年，氧化鉿鋯(HZO)因為可用于CMOS製程，并具備10奈米以下的微縮潛能，成為備受矚目的鐵電材料。

為了製成嵌入式記憶體或獨立的記憶體元件，必須具備幾項元件特性。理想情況下，鐵電記憶體的電容須具備1012次循環(huán)以上的超高耐久性，同時，在生命週期內(nèi)殘留極化量(2PR)也需要達到30~40μC/cm2。但到目前為止，業(yè)界仍未能同時達成這兩個目標，因為鐵電材料的電容面臨了延遲喚醒(最初的殘留極化量低)與快速疲勞(殘留極化量快速下降)的問題。

不同鐵電電容與氮化鈦(TiN)電極的元件耐久性測量(殘留極化值與循環(huán)次數(shù)的比較)。綠色曲線是重點，該元件採用三層(TriLayer)堆疊，包含一層二氧化鈦（TiO2）種子層與五氧化二鈮（Nb2O5）覆蓋層。在沉積氧化層后，立即將三層堆疊進行電漿處理，就能獲得最佳性能。外部電場(單位為MV/cm)另外標記在括號內(nèi)。

比利時微電子研究中心鐵電元件研究計畫主持人Jan Van Houdt說明，利用介面氧化工程技術(shù)，以及在鑭摻雜氧化鉿鋯元件層各導(dǎo)入一層厚度約1奈米的二氧化鈦(TiO2)種子層與一層2奈米的五氧化二鈮(Nb2O5)覆蓋層，我們成功開發(fā)了同時具備優(yōu)良耐久性(1011次循環(huán)操作)與殘留極化量的元件。在施加1.8MV/cm外部電場的情況下，殘留極化量達到30μC/cm2，而且起始操作階段的極化性也不錯。

經(jīng)過初步了解，該元件與Nb2O5覆蓋層的接面，能促進HZO材料轉(zhuǎn)換至所需的斜方晶相，也就是鐵電相，做法是在HZO層注入氧離子，TiO2層則有利于製出(002)晶體，進一步提高殘留極化的初始值。Jan Van Houdt透露，imec團隊還嘗試了另一種採用不同前驅(qū)物來沉積HZO層的做法，結(jié)果獲得打破歷史紀錄的極化值，在電場為3MV/cm的情況下，達到66.5μC/cm2。但使用這種作法製作出來的元件，循環(huán)操作只有106次。

Jan Van Houdt總結(jié)說，有了這項高性能、與CMOS相容且可微縮化的鐵電電容技術(shù)，業(yè)界將可進一步導(dǎo)入原子層沉積技術(shù)，將原先採用平面結(jié)構(gòu)的鐵電電容3D化，讓儲存密度大幅升級，更貼近各種應(yīng)用的需求。這將是FeRAM技術(shù)發(fā)展史上一個重要的突破。