01 當一個乘法器需要10個cycle才能完成計算任務(wù),對其需要設(shè)置multicycle,setup會設(shè)置為10,hold設(shè)置為()
A、9
B、不需要設(shè)置
C、10
D、1
解析:A。在多周期設(shè)置中,Setup的周期是X,設(shè)置Hold周期為X-1。multicycle path:當FF之間的組合邏輯delay大于一個時鐘cycle時,這條combinational path能被稱為multicycle path;多數(shù)的design中,一個N multicycle setup應(yīng)該與一個N-1 multicycle hold相對應(yīng),以保證hold check維持在同一時鐘,否則極容易slack violated。
02 以下工藝器件中,電阻值的最大的是()
A、AA
B、Contact
C、Poly
D、VIA
解析:C。AA:有源區(qū);Contact:接觸孔;Poly:柵極,接觸電阻大;Via:通孔
03 當clock的周期是10ns,對于模塊的input需要添加input delay,假設(shè)外部延遲是6ns,內(nèi)部延遲是4ns,模塊的input delay需要設(shè)置為()ns
A、5
B、5
C、4
D、10
解析:B
04 以下敘述中,不正確的是()
A、N MOS位于PWELL中
B、P MOS的substrate是N參雜
C、POLY的電阻值比Metal高
D、P WELL的參雜濃度比P Sub高
解析:A。N MOS位于P-sub ,P MOS位于NWELL中。
05 以下對于MOORE/MEALY狀態(tài)機的特點描述正確的是()
A、Moore狀態(tài)機的輸出僅與當前狀態(tài)值相關(guān),Mealy狀態(tài)機的輸出不僅與當前狀態(tài)有關(guān),也與當前輸入值有關(guān)
B、Mealy狀態(tài)機更容易出現(xiàn)錯誤
C、Moore狀態(tài)機可沒有default狀態(tài)
D、Mealy狀態(tài)機的輸出僅與當前狀態(tài)值相關(guān),Moore狀態(tài)機的輸出不僅與當前狀態(tài)有關(guān),也與當前輸入值有關(guān)
解析:A。B錯;C要有defult狀態(tài);D說反了。典型的狀態(tài)機設(shè)計分為moore與mealy兩大類,其中mealy狀態(tài)機的最后輸出不僅與當前狀態(tài)值有關(guān),而且與當前輸入有關(guān);moore狀態(tài)機的最后輸出僅與當前狀態(tài)值有關(guān),而與此時的輸入無關(guān)。
06 已知Y=A(~B)+B+(~A)B,下列正確的是()
A、Y=B
B、Y=A
C、Y=(~A)+(~B)
D、Y=A+B
解析:D。Y = A(~B)+B+(~A)B= A(~B)+B(1+(~A))= A+B
07 關(guān)于同步復(fù)位和異步復(fù)位說法錯誤的是()
A、異步復(fù)位在使用時,復(fù)位信號仍舊需要先經(jīng)過同步后才能使用
B、同步復(fù)位會產(chǎn)生大的瞬態(tài)power
C、異步復(fù)位容易在輸出產(chǎn)生毛刺,從而影響后續(xù)電路工作
D、P WELL的參雜濃度比P Sub高
解析:B。
08 16bit有符號數(shù)0×C6的十進制數(shù)是()
A、-57
B、-56
C、-59
D、-58
解析:D。負數(shù)取反加一,0×C6=1100 0110(補碼)= 1011 1010(原碼)
09 0×6F5A的十進制數(shù)是()
A、28510
B、其他均不正確
C、67532
D、28506
解析:D。
0×6F5A
= 6*16^3+15*16^2+5*16+10
= 28506
10 16bit有符號數(shù)0×A7,其中低4bit為尾數(shù),截掉后4bit,四舍五入后是()
A、0
B、0
C、0xA
D、0xB
解析:C。
參考用round去掉小數(shù)部分并進行四舍五入:
assign add_bit = a[15] ? (a[3] & (|a[2:0]) ) : a[3];
assign temp[15:0] = {a[15],a[14:4]} + add_bit;
第一句判斷是否需要進位。設(shè)要舍棄部分的值為d, (-1.0<d<1.0)。當a為正,即a[15] =0,若a[3]=1, 則說明d>0.5,故可以產(chǎn)生進位。當a為負,即a[15] = 1時,由于負數(shù)用補碼表示,若直接舍棄d則意味著round up, 即向高位進位。然而,當0>d>-0.5時,不需要進位,而對于補碼表示的負數(shù)而言,add_bit=1即表示不產(chǎn)生進行。另外,0>d>-0.5即a[3] & (|a[2:0]),因為 - 0.5的補碼是1000, d>-0.5即a[2:0]不全為0??紤]到四舍五入時可能產(chǎn)生進位,故需要擴展1bit的符號位。綜上0xA7為正數(shù),且a[3]=0, 說明小數(shù)部分d<0.5則四舍五入后不產(chǎn)生進位,結(jié)果為0xA。
11 信號跨時鐘域時,會出現(xiàn)亞穩(wěn)態(tài),其失效性和哪些因素有關(guān)()
B、信號發(fā)射端的寄存器時鐘頻率
C、信號接收端的寄存器時鐘頻率
D、同步寄存器的級數(shù)
解析:ACD。A:應(yīng)該減少使用或者避免使用那種信號翻轉(zhuǎn)時間很長的輸入信號,如果翻轉(zhuǎn)時間長,那么進入器件未定義的電平的時間也很長,容易導(dǎo)致亞穩(wěn)態(tài)的產(chǎn)生;B:接收域時鐘clk的頻率越高,也越容易采集到變化中的;D:同步級數(shù)越多越可靠數(shù)據(jù)。
12 哪些Verilog的寫法是不能綜合的()
A、輸入為變量的除法
B、循環(huán)邊界未指定的for循環(huán)
C、含有時序電路的function函數(shù)
D、輸入為變量的乘法
解析:AB。除法不可綜合
13 關(guān)于異步fifo說法正確的是()
A、異步fifo的reset信號,可以經(jīng)過時鐘同步后直接使用
B、讀寫指針需要格雷碼做域處理
C、使用中,讀寫clock可以是同步的
D、地址格雷碼過域時,信號延遲必須小于1個源時鐘的周期
解析:ABC。信號延遲可等于2個源時鐘周期.
14關(guān)于clock以下說法正確的是()
A、clock path上可使用OAI等組合控制邏輯
B、clock可以被當成data使用
C、在設(shè)計中盡可能的使用上升沿觸發(fā)的邏輯
D、clock jitter越小越好
解析:ABCD。
15 Hold violation可以通過()方式解決
A、降低工作電壓
B、升高工作電壓
C、在capture clock path上插入clk buffer
D、降低時鐘頻率
E、提高時鐘頻率
F、在data path上插入delay cell
解析:AF。A、B:降低電壓會減慢cell delay,也就是能夠增加path的長度;C:應(yīng)減少capture clock path delay;D、E:hold time和clk cycle無關(guān);F:應(yīng)加大數(shù)據(jù)延時。
16 以下說法正確的是()
A、當工作電壓從1.0V降低到0.9V,系統(tǒng)功耗會降低20%
B、P MOS的substrate是N參雜
C、85C的leakage power是25C的10倍
D、P WELL的參雜濃度比P Sub高
解析:AD。A:存疑,不考慮靜態(tài)功耗?B:功耗會變小,因為電阻電容變小了;C:按照統(tǒng)計數(shù)據(jù),85c的leakage大約是25c的8倍左右,即溫度每升高20度,leakage翻一倍;D:動態(tài)功耗等于0.5Ceff*VDD^2*f,f下降,功耗下降(這一題的Power理解成 瓦/s)。