FinFET即將謝幕？

自2012年出現(xiàn)以來，FinFET接近超期服役。在繼續(xù)追求摩爾定律的道路上，F(xiàn)inFET漸漸顯示出疲態(tài)。

3nm制程以下，需要研究新的晶體管結(jié)構(gòu)。有幾家半導(dǎo)體巨頭早已著手開發(fā)基于下一代更小制程的新工藝，在本篇文章中，ICViews展望了未來可能使用的新結(jié)構(gòu)。雖然目前還不確定未來主流會是什么，但這幾個新方式都極具創(chuàng)新性。

FinFET即將謝幕

FET的全名是場效電晶體（FET：Field Effect Transistor），大家最熟悉的莫過于MOSFET。MOSFET是目前半導(dǎo)體產(chǎn)業(yè)最常使用的一種場效電晶體（FET），科學(xué)家將它制作在硅晶圓上，是數(shù)字訊號的最小單位，一個MOSFET代表一個0或一個1，就是電腦里的一個位元（bit）。

但自MOSFET結(jié)構(gòu)發(fā)明以來，到現(xiàn)在已經(jīng)使用超過四十年，當(dāng)閘極長度縮小到20納米以下的時候，遇到了許多問題，其中最麻煩的莫過于閘極長度越小，源極和漏極的距離越近，閘極下方的氧化物也就越薄，從而產(chǎn)生漏電。

因此美國加州大學(xué)伯克利分校胡正明、Tsu-Jae King-Liu、Jeffrey Bokor等三位教授發(fā)明了鰭式場效電晶體（FinFET：Fin Field Effect Transistor），把原本2D構(gòu)造的MOSFET 改為3D的FinFET，因為構(gòu)造很像魚鰭，因此稱為鰭式（Fin）。

英特爾自2012年在22納米在芯片上，引入FinFET之后，全球半導(dǎo)體的都在此基礎(chǔ)上研發(fā)。FinFET是將摩爾定律一直延伸到5nm的最有前途的器件技術(shù)。

它為平面CMOS縮小到20 nm時困擾的亞閾值泄漏、短溝道靜電性能差和器件參數(shù)可變性高的問題提供了出色的解決方案。此外，它在低得多的電源電壓下運行的能力擴展了電壓縮放，這正在趨于平穩(wěn)，并允許進一步節(jié)省急需的靜態(tài)和動態(tài)功耗。

約略估計電晶體技術(shù)節(jié)點（Technology Node）與閘極長度（Gate Length）

然而，當(dāng)先進制程再微縮至3nm時，F(xiàn)inFET會產(chǎn)生電流控制漏電的物理極限問題。

高層數(shù)通道堆疊的GAA

當(dāng)摩爾定律逼近極限時，不同巨頭探索不同的前進方向。對于2nm技術(shù)節(jié)點的晶體結(jié)構(gòu)，臺積電在2021 ISSCC國際會議上展示了三層堆疊的stacked nanosheets，可以提供更佳的性能和更低的次臨界擺幅。

英特爾宣布將在2024年將以Ribbon FET（垂直堆疊四層的nanoribbons，與satcked nanosheets結(jié)構(gòu)相似）作為20A技術(shù)節(jié)點的結(jié)構(gòu)。

可以看出，高層數(shù)通道的GAA晶體結(jié)構(gòu)可能成為未來主流。

法國半導(dǎo)體研究機構(gòu)CEA-Leti 發(fā)表的七層垂直堆疊硅通道電晶體

顯示了納米片結(jié)構(gòu)從雙堆疊結(jié)構(gòu)到優(yōu)化到單堆疊結(jié)構(gòu)的演變

我們來看GAA本征電學(xué)性能，納米片寬度比較小時（5nm），實際相當(dāng)于納米線，限制了能夠通過的電流，性能會下降；而隨著寬度的增大，能通過的有效電流增加，同時寄生電容也增加，但是電流增大速度高于電容，性能增加，并逐漸趨于飽和。

從AC特性上來看，當(dāng)有源區(qū)寬度一定的情況下，納米片的有效電流高于FinFET和納米線，而寄生電容偏小，從而使納米片器件速度高于FinFET和納米線。同時，在相同的投影面積下，納米片的有效寬度大于FinFET和納米線，更有能力驅(qū)動電容性負(fù)載。

GAA NS寬度和器件頻率的關(guān)系

因此，GAA結(jié)構(gòu)的靜電學(xué)性能要優(yōu)于FinFET。

實際上，任何新的晶體管技術(shù)都具有挑戰(zhàn)性。根據(jù)上海微電子學(xué)院的分析，影響GAA關(guān)鍵的技術(shù)工藝包括溝道形成工藝、內(nèi)側(cè)墻工藝、底部寄生溝道、源漏寄生電阻/電源以及溝道應(yīng)力設(shè)計。

2009年法國CEA-LETI研究所第一次演示了內(nèi)側(cè)墻工藝集成技術(shù)，結(jié)果顯示該技術(shù)可以提供30%～40%的寄生電容減少，并且不會帶來開關(guān)比損失。但該技術(shù)難點主要在于高選擇比Si Ge的各向同性刻蝕，介質(zhì)回刻技術(shù)，復(fù)雜條件下的選擇性源漏外延技術(shù)等。

內(nèi)側(cè)墻結(jié)構(gòu)示意圖。來源：《3nm以下節(jié)點堆疊環(huán)柵器件關(guān)鍵技術(shù)的考慮》

英特爾的Ribbon FET技術(shù)

我們來看看英特爾的Ribbon FET技術(shù)。

Ribbon FET技術(shù)是英特爾官方宣布的一種新晶體管技術(shù)。FinFET的想法是盡量用柵極圍繞通道，但因為通道材料是底層半導(dǎo)體襯底的一部分，所以卻無法讓通道完全分離。

但是，Ribbon FET器件將通道從基地材料上抬高，形成一塊柵極材料的通道線。由于通道線的形狀像帶狀，因此被稱為Ribbon FET，柵極完全圍繞通道。這種獨特的設(shè)計顯著提高了晶體管的靜電特性，并減小了相同節(jié)點技術(shù)的晶體管尺寸。

來源：Intel Accelerated

Ribbon FET提供高度靈活的通道，可適應(yīng)更多功率密集型應(yīng)用。環(huán)繞柵極的FET架構(gòu)允許更高的驅(qū)動電流控制，這在傳統(tǒng)的硅MOSFET中是不存在的。

VTFET

在2021年底，三星和IBM公布了VTFET（垂直傳輸場效應(yīng)晶體管）。

新的垂直傳輸場效應(yīng)電晶體（VTFET）設(shè)計旨在取代FinFET技術(shù)，其能夠讓芯片上的電晶體分布更加密集。這樣的布局將讓電流在電晶體堆疊中上下流動。

圖像顯示了電流如何流過傳統(tǒng)晶體管（左）和新的VTFET設(shè)計（右）之間的差異。來源：IBM

相較傳統(tǒng)將電晶體以水平放置，垂直傳輸場效應(yīng)電晶體將能增加電晶體數(shù)量堆疊密度，并讓運算速度提升兩倍，同時借電流垂直流通，使電力損耗在相同性能發(fā)揮下降低85%。

此前，IBM宣布了2 納米芯片技術(shù)的突破，這將使芯片能夠在指甲大小的空間中容納多達500億個晶體管。VTFET創(chuàng)新專注于一個全新的維度，它為摩爾定律的延續(xù)提供了途徑。

Forksheet FET 新潮流

實際上，在3nm節(jié)點以下，首選器件架構(gòu)可能會再次變化，從納米片變?yōu)槎询B叉片架構(gòu)。IMEC則偏向Forksheet。

在2019年國際電子設(shè)備制造大會上，IMEC介紹了其叉板晶體管概念，IMEC的研究人員使用他們的2nm技術(shù)節(jié)點量化了叉板結(jié)構(gòu)的功率性能優(yōu)勢。

這種新的FET為一堆納米片晶體管添加了一個自對準(zhǔn)的柵極端電介質(zhì)壁?？傮w而言，介電壁在NMOS和PMOS納米片晶體管之間提供了隔離，允許在XY維度上更積極地封裝晶體管。

通過將晶體管靠得更近，設(shè)計人員可以提高開關(guān)速度并降低功耗。

半導(dǎo)體行業(yè)晶體管的演變。來源：IMEC

與納米片器件相比，它們在恒定功率下表現(xiàn)出10%的速度優(yōu)勢和在恒定速度下降低24%的功率。這種性能增益是通過減小電容和增加薄片寬度以改善電流的能力來實現(xiàn)的。

2021年6月，IMEC在VLSI技術(shù)和電路研討會 (VLSI 2021) 上首次提供了功能叉板FET的電氣演示。22 nm NMOS和PMOS晶體管僅相隔17 nm，但具有不同的功函數(shù)金屬柵極。

以上，是關(guān)于晶體管未來可能使用的新結(jié)構(gòu)。

當(dāng)我們走在3nm的以下制程的路口，每個階段都會出現(xiàn)不同的探索。不論是MOSFET、FinFET或者是GAA。一個時代需要一個時代的英雄，謝幕不意味著落后，只是代表這個時代已經(jīng)過去。

我們還在探索延續(xù)摩爾定律的路徑，在制程小數(shù)點之后的時代，究竟哪個技術(shù)將成為真正的主角，我們拭目以待。