1+4創(chuàng)新落地 國產(chǎn)EDA工具突破性升級

EDA（集成電路設(shè)計工具）發(fā)展到今天，點和面的工具都已經(jīng)非常成熟，這是否意味著國內(nèi)新晉者沒有多少機會了呢？其實不然，因為傳統(tǒng)工具是在其迭代發(fā)展過程中逐漸形成當(dāng)前的產(chǎn)品，在效率和方法上未必是最優(yōu)，這正是沒有歷史包袱的后發(fā)者可以發(fā)力的地方。

以芯片設(shè)計流程中關(guān)鍵的驗證為例，現(xiàn)有的工具存在諸多痛點。芯華章科技董事長兼CEO王禮賓指出，目前這一環(huán)節(jié)主要存在3個痛點：

1、工具缺乏兼容性。雖然每個工具都能解決相應(yīng)的問題，但是由于算法引擎上不能進(jìn)行有效的交互與共享，無法做到互聯(lián)互通、相互反饋，使得許多時候芯片研發(fā)是在重復(fù)造輪子，甚至有使用不同的工具進(jìn)行驗證，得到的結(jié)果并不一致。

2、數(shù)據(jù)的碎片化。降低了驗證重用的可能性，讓結(jié)果的調(diào)試分析和驗證收斂變得更加困難，比如在芯片長達(dá)1-2年的驗證流程中，往往會使用不只一種工具，每種工具都能產(chǎn)生驗證覆蓋率，但是融合共享覆蓋率卻遲遲難以實現(xiàn)。在碎片化問題的影響下，業(yè)內(nèi)的普遍共識為：數(shù)字驗證中的激勵移植、重復(fù)編譯、碎片化調(diào)試所浪費的時間占到總體驗證時間的30%以上。

3、工具的缺乏創(chuàng)新?，F(xiàn)在的主流工具經(jīng)歷了過去一二十年的發(fā)展，積累了陳舊的技術(shù)包袱，這些技術(shù)包袱使得工具很難和人工智能、云原生這些先進(jìn)技術(shù)融合，更重要的是，這些工具組合形成的平臺其實沒有從架構(gòu)之初就進(jìn)行全盤考慮，因此難以融合并提供相互兼容的全面解決方案。

這些都是芯片設(shè)計追求更快、更強、更簡單的阻礙，更是產(chǎn)業(yè)選擇國產(chǎn)化工具的重大阻礙。所以，新晉企業(yè)的EDA技術(shù)必須全面進(jìn)階，在底層框架上進(jìn)行創(chuàng)新，支持多種處理器架構(gòu)；支持云原生、人工智能等技術(shù)；最關(guān)鍵的，必須從方法學(xué)上有所創(chuàng)新。

的確，驗證占據(jù)了很大的時間和成本，芯華章首席科學(xué)家TC.Lin援引IBS的報告指出，芯片設(shè)計成本主要是兩大塊：功能驗證和軟件開發(fā)。其中驗證這個瓶頸影響了整個設(shè)計周期——在前期需求定義和RTL綜合前，都需要把high-level design做一個完整的驗證；RTL寫完之后，經(jīng)過synthesis和布局布線來產(chǎn)生最后的線路，而這兩個工具也都有可能造成功能的錯誤，所以必須要再做驗證；芯片流片之后，還需要確定所有的工藝都是符合設(shè)計需求，需要再進(jìn)行post-silicon（流片后）驗證，整個過程耗時費力。

為了減少驗證的成本，業(yè)界已經(jīng)采用軟硬件協(xié)同驗證的方式縮短開發(fā)周期，即shift-left，在芯片設(shè)計的過程中做驗證的方式，包括系統(tǒng)和芯片、硬件和軟件。但這還不足以解決整個設(shè)計高周期和成本的問題。TC.Lin表示，芯華章成立以來，除了開發(fā)主流的驗證工具以外，也在持續(xù)關(guān)注研究，想辦法來解決上述困境。該公司發(fā)布的EDA 2.0的白皮書中，提出三個關(guān)鍵路徑：開放與標(biāo)準(zhǔn)化，自動化、智能化，平臺與服務(wù)。

最近，芯華章推出了最新的產(chǎn)品組合，體現(xiàn)了白皮書關(guān)鍵路徑提到的幾個要素。這組產(chǎn)品包括一個開創(chuàng)性的智V驗證平臺，和四款全新架構(gòu)的EDA驗證工具：

智V驗證平臺(FusionVerify Platform)

由邏輯仿真、形式驗證、智能驗證、FPGA原型驗證系統(tǒng)和硬件仿真系統(tǒng)在內(nèi)的五大產(chǎn)品系列，和智能編譯、智能調(diào)試以及智能驗證座艙等三大基座組成。

智V驗證平臺具備統(tǒng)一的調(diào)試系統(tǒng)、編譯系統(tǒng)、智能分割技術(shù)、豐富的場景激勵源、統(tǒng)一的云原生軟件架構(gòu)，能融合不同的工具技術(shù)，對各類設(shè)計與不同的場景需求，提供定制化的全面驗證解決方案，解決當(dāng)前產(chǎn)業(yè)面臨的點工具各自為政的兼容性挑戰(zhàn)，以及數(shù)據(jù)碎片化導(dǎo)致的驗證效率挑戰(zhàn)。智V驗證平臺能有效提高驗證效率與方案的易用性，并帶來點工具無法提供的驗證效益。

樺捷 (HuaPro-P1)?
高性能FPGA原型驗證系統(tǒng)?

基于FPGA硬件和擁有自主知識產(chǎn)權(quán)的全流程軟件，可幫助SoC/ASIC芯片客戶實現(xiàn)設(shè)計原型的自動綜合、分割、優(yōu)化、布線和調(diào)試，可自動化實現(xiàn)智能設(shè)計流程，有效減少用戶人工投入、縮短芯片驗證周期，為系統(tǒng)驗證和軟件開發(fā)提供大容量、高性能、自動實現(xiàn)、可調(diào)試、高可用的新一代智能硅前驗證系統(tǒng)。

穹鼎 (GalaxSim-1.0)
數(shù)字仿真器?

使用新的軟件構(gòu)架提供多平臺支持，支持不同的處理器計算平臺，如X86、ARM等，并且已在多個基于ARM平臺的國產(chǎn)構(gòu)架上測試通過?？山Y(jié)合芯華章的穹景GalaxPSS智能驗證系統(tǒng)的通用調(diào)試器和通用覆蓋率數(shù)據(jù)庫，穹鼎仿真器能夠高效地配合其他驗證工具，提供統(tǒng)一的數(shù)據(jù)接口。支持IEEE1800 SystemVerilog 語法、IEEE1364 Verilog 語法，以及 IEEE1800.2 UVM方法學(xué)，在語義解析、仿真行為、時序模型上，已達(dá)到主流商業(yè)仿真器水平。

穹景 (GalaxPSS)
新一代智能驗證系統(tǒng)?

基于Accellera PSS標(biāo)準(zhǔn)和高級驗證方法學(xué)的融合，針對目前和將來復(fù)雜驗證場景，自動生成場景，降低對工程師手工編寫場景的經(jīng)驗依賴，為芯片產(chǎn)生更多高效的測試場景和測試激勵，提高驗證的場景覆蓋率和完備性。PSS生成的代碼具備可移植性，可以確保適用在軟件仿真、硬件仿真、FPGA原型驗證，甚至系統(tǒng)驗證上，提供從單一平臺驗證到多平臺交互驗證。

穹瀚 (GalaxFV)?
國內(nèi)EDA領(lǐng)域率先基于字級建模的可擴展形式化驗證工具

采用高性能字級建模（Word-Level Modeling）方法構(gòu)建，具備高性能表現(xiàn)、高度可擴展性、友好的拓展接口，在模型上已達(dá)到國際先進(jìn)水平。搭載了高并發(fā)高性能求解器、智能調(diào)度算法引擎以及專用斷言庫，可在充分利用算力，提高并行效率的同時，有效提高易用性和使用效率，為形式化驗證應(yīng)用于產(chǎn)業(yè)降低了門檻。

未來的數(shù)字化系統(tǒng)，將是系統(tǒng)+芯片+算法+軟件深度融合集成。在短短不到兩年的時間里，芯華章從零起步研發(fā)出上述產(chǎn)品，為更加智能的系統(tǒng)設(shè)計流程打下堅實的基礎(chǔ)。王禮賓表示，此次新平臺和產(chǎn)品的發(fā)布，不但對于芯華章，對整個EDA行業(yè)和集成電路設(shè)計產(chǎn)業(yè)，都將是具有深遠(yuǎn)的意義。

目前，這些工具已在中科院半導(dǎo)體所、飛騰、海光、展銳和中興微電子等公司的芯片設(shè)計中得到使用。國家集成電路產(chǎn)業(yè)投資基金總裁丁文武表示，自成立以來，芯華章不斷創(chuàng)新進(jìn)取，已成為國內(nèi)數(shù)字驗證領(lǐng)域新生的骨干企業(yè)。中國工程院院士沈昌祥表示，芯華章成立不到兩年便推出了擁有自主知識產(chǎn)權(quán)，支持國產(chǎn)計算機架構(gòu)服務(wù)器的高性能集成電路設(shè)計工具，在部分指標(biāo)上已經(jīng)達(dá)到了國際先進(jìn)水平，能為國產(chǎn)芯片的研發(fā)工作提供更多的選擇，促進(jìn)了國產(chǎn)集成電路產(chǎn)業(yè)鏈更安全的發(fā)展。國家02專項技術(shù)總師葉甜春也對芯華章數(shù)字EDA驗證新產(chǎn)品投入市場表示祝賀，他并表示，對于中國來講，未來幾年將迎來國產(chǎn)EDA工具發(fā)展的大機遇。