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本文我們介紹FPGA SelectIO信號設(shè)計(jì)。本章提供了選擇I/O標(biāo)準(zhǔn)、拓?fù)浣Y(jié)構(gòu)和終端的一些策略，并為更詳細(xì)的決策和驗(yàn)證提供了仿真和測量方面的指導(dǎo)。在許多情況下，系統(tǒng)的高級方面（其他設(shè)備選擇或標(biāo)準(zhǔn)支持）定義了要使用的I/O接口。在沒有定義這些約束的情況下，由系統(tǒng)設(shè)計(jì)者選擇I/O接口標(biāo)準(zhǔn)，并根據(jù)設(shè)計(jì)的目的對其進(jìn)行優(yōu)化系統(tǒng)。文章包含以下部分：

接口類型

單端信號

1.接口類型

為了更好地處理各種接口類型的細(xì)節(jié)，有必要首先將接口劃分為多個類別。分為兩個相關(guān)部分：

單端接口與差分接口

單數(shù)據(jù)速率（SDR）接口與雙數(shù)據(jù)速率（DDR）接口

1.1 單端信號VS差分接口

傳統(tǒng)的數(shù)字邏輯使用單端信令——一種傳輸信號并假定驅(qū)動器和接收器共用GND的約定。

在單端接口中，信號的斷言（無論是高還是低）是基于其相對于固定電壓閾值的電壓電平，該閾值參考GND。當(dāng)信號電壓高于VIH閾值時，該狀態(tài)被視為高。當(dāng)信號的電壓低于VIL閾值時，該狀態(tài)被認(rèn)為是低的。TTL是單端I/O標(biāo)準(zhǔn)的一個常見示例。為了達(dá)到更高的接口速度和增加噪聲容限，一些單端I/O標(biāo)準(zhǔn)依賴于精確的專用本地參考電壓而不是GND。

HSTL和SSTL是依賴VREF來解析邏輯電平的I/O標(biāo)準(zhǔn)的例子。VREF可以看作是一個固定的比較器輸入。高性能接口通常利用差分信號——一種傳輸兩個相互引用的互補(bǔ)信號的約定。在差分接口中，信號的斷言（無論是高還是低）是基于兩個互補(bǔ)信號的相對電壓電平。當(dāng)P信號的電壓高于N信號的電壓時，該狀態(tài)被認(rèn)為是高的。當(dāng)N信號的電壓高于P信號的電壓時，該狀態(tài)被認(rèn)為是低的。通常P和N信號具有相似的擺動，并且具有高于GND的共模電壓（盡管情況并非總是如此）。LVDS是差分I/O標(biāo)準(zhǔn)的一個常見示例。

1.2 SDR VS DDR接口

單數(shù)據(jù)速率（SDR）和雙數(shù)據(jù)速率（DDR）接口之間的區(qū)別與總線的數(shù)據(jù)信號與該總線的時鐘信號之間的關(guān)系有關(guān)。在軟件無線電系統(tǒng)中，數(shù)據(jù)只記錄在接收設(shè)備的輸入觸發(fā)器上，在時鐘的上升沿或下降沿。一個完整的時鐘周期相當(dāng)于一個位時間。在DDR系統(tǒng)中，數(shù)據(jù)在時鐘上升沿和下降沿的接收設(shè)備的輸入觸發(fā)器上記錄。一個完整的時鐘周期相當(dāng)于兩位時間。SDR和DDR的區(qū)別與攜帶信號的I/O標(biāo)準(zhǔn)是單端還是差分無關(guān)。單端接口可以是SDR或DDR，差分接口也可以是SDR或DDR。

圖1、SDR VS DDR接口

2.單端信號

7系列FPGA I/O中提供了多種單端I/O標(biāo)準(zhǔn)。有關(guān)支持的I/O標(biāo)準(zhǔn)的完整列表以及每種標(biāo)準(zhǔn)的詳細(xì)信息，請參閱UG471：7系列FPGA SelectIO資源用戶指南的“SelectIO資源”一章。該章末尾的表格總結(jié)了每個支持的I/O標(biāo)準(zhǔn)，哪些標(biāo)準(zhǔn)支持DRIVE和SLEW屬性、雙向緩沖區(qū)以及DCI選項(xiàng)。它還描述了高性能（HP）和高范圍（HR）I/O組支持哪些I/O標(biāo)準(zhǔn)。

2.1 模式和屬性

有些I/O標(biāo)準(zhǔn)只能在單向模式下使用，有些則可以在雙向模式或單向模式下使用。一些I/O標(biāo)準(zhǔn)具有控制驅(qū)動器強(qiáng)度和轉(zhuǎn)換速率的屬性，以及弱上拉或下拉和弱保持電路（不打算用作并行終端）的存在。驅(qū)動強(qiáng)度和轉(zhuǎn)換率可用于調(diào)整接口以獲得足夠的速度，同時不過度驅(qū)動信號。弱上拉、弱下拉和弱保持器可用于確保浮動或3狀態(tài)信號的已知或穩(wěn)定水平。

《UG471，7系列FPGA選擇資源用戶指南》的“選擇資源”一章介紹了哪些標(biāo)準(zhǔn)支持這些屬性。有關(guān)詳細(xì)信息，請參閱本用戶指南信息。LVCMOS，當(dāng)設(shè)置為6mA驅(qū)動和快速轉(zhuǎn)換時，具有接近50Ω的近似輸出阻抗，可以用作受控阻抗驅(qū)動器的粗略近似值。弱驅(qū)動器與傳輸線的阻抗匹配是近似的，并且隨電壓和溫度的變化而變化。LVDCI和HSLVDCI，真正的控制阻抗驅(qū)動器，是自適應(yīng)的，保持更接近的阻抗匹配，并保持恒定的過電壓和溫度。

2.2 輸入閾值

單端標(biāo)準(zhǔn)的輸入電路分為兩類：具有固定輸入閾值的電路和具有由VREF電壓設(shè)置的輸入閾值的電路。使用VREF有三個優(yōu)點(diǎn)：

允許更嚴(yán)格地控制輸入閾值水平

它消除了閾值參考對GND的依賴

它允許輸入閾值更接近，從而減少了輸入接收器處信號電壓大幅度擺動的需要

圖2、常用電平標(biāo)準(zhǔn)閾值舉例兩個1.8V I/O標(biāo)準(zhǔn)：LVCMOS18和SSTL18 Class 1。

1.8V LVCMOS的閾值設(shè)置為0.63V和1.17V（需要接收器處的信號至少擺動540mV以進(jìn)行邏輯轉(zhuǎn)換）。SSTL18等級1的閾值設(shè)置為VREF–0.125V和VREF+0.125V，或標(biāo)稱VREF為0.9V，設(shè)置為0.775V和1.025V（要求接收器處的信號至少擺動250 mV，以進(jìn)行邏輯轉(zhuǎn)換）。所需的較小擺動允許在整個鏈路中進(jìn)行更高頻率的操作。驅(qū)動器的較小擺幅意味著需要較少的瞬態(tài)電流來降低直流功率。使用VREF的缺陷是，只要在需要VREF電源的Bank中使用I/O標(biāo)準(zhǔn)，Bank的多功能VREF引腳就不能用作I/O。但是，對于7系列器件，可以使用多功能VREF引腳提供參考電壓，也可以選擇使用內(nèi)部VREF功能在內(nèi)部生成參考電壓。有關(guān)內(nèi)部VREF的更多詳細(xì)信息，請參閱UG471，7系列FPGA選擇用戶指南。有關(guān)VREF去耦和所有其他電源去耦的更多信息，請參閱第2部分配電系統(tǒng)。