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半導(dǎo)體行業(yè)正在經(jīng)歷一個(gè)技術(shù)進(jìn)步和創(chuàng)新浪潮的復(fù)興時(shí)期。人工智能、5G、自動(dòng)駕駛等新興領(lǐng)域技術(shù)的不斷發(fā)展給芯片設(shè)計(jì)帶來(lái)全新的挑戰(zhàn)：算力提升、功耗降低、周期加快等等。EDA 工具進(jìn)入 2.0 時(shí)代，EDA 需要變得更加 AI 化，它能幫助客戶設(shè)計(jì)達(dá)到最優(yōu)化的 PPA 目標(biāo)(性能、功耗、面積)，開(kāi)發(fā)性能更高的終端產(chǎn)品，并進(jìn)一步減少設(shè)計(jì)迭代，縮短設(shè)計(jì)周期，加快上市速度。最終，具備 AI 特性的 EDA 工具將助力客戶設(shè)計(jì)出更好的芯片，并快速推向市場(chǎng)。

數(shù)字芯片設(shè)計(jì) 2.0 之融合技術(shù)

為了更好應(yīng)對(duì)人工智能、5G、自動(dòng)駕駛等新興市場(chǎng)及芯片工藝的雙重挑戰(zhàn)，高層次或者說(shuō)系統(tǒng)級(jí)設(shè)計(jì)是一座連接未來(lái)的橋梁。如果要把設(shè)計(jì)生產(chǎn)率提高幾個(gè)數(shù)量級(jí)，那么提高抽象水平是至關(guān)重要的。因此，新思科技強(qiáng)調(diào)數(shù)字芯片設(shè)計(jì)技術(shù)的融合，通過(guò)融合同類最佳的優(yōu)化功能以及行業(yè)經(jīng)典 signoff 工具改善了 RTL 到 GDSII 設(shè)計(jì)流程，幫助開(kāi)發(fā)者以業(yè)界最佳的全流程質(zhì)量和最短的獲得結(jié)果時(shí)間加速交付其下一代設(shè)計(jì)。

融合技術(shù)重新定義了 EDA 工具進(jìn)入 2.0 時(shí)代，它在綜合、布局布線以及 signoff 這些業(yè)界首要的數(shù)字設(shè)計(jì)工具間共享引擎，并使用了獨(dú)特的數(shù)據(jù)模型表達(dá)邏輯及物理信息。此外，在數(shù)字芯片設(shè)計(jì)過(guò)程中，新思科技亦提供 ECO 、Signoff、Test 等融合技術(shù)，使得 RTL 到 GDSII 的設(shè)計(jì)實(shí)現(xiàn)流程具有最高的可預(yù)見(jiàn)性，同時(shí)能夠以最少的設(shè)計(jì)迭代次數(shù)得到卓越的設(shè)計(jì)時(shí)序、功耗和面積結(jié)果。該技術(shù)基于共用的大規(guī)模并行及機(jī)器學(xué)習(xí)就緒的基礎(chǔ)架構(gòu)，使設(shè)計(jì)規(guī)則和設(shè)計(jì)意圖在整個(gè)流程中有著一致的解讀。

典型的 AI 芯片由數(shù)千個(gè)復(fù)制的處理器內(nèi)核組成，具有高吞吐量、高能效和低延遲的特點(diǎn)。處理器內(nèi)核是關(guān)鍵組件，對(duì)連接提出了極高的要求，這些要求很可能導(dǎo)致可布線性限制造成的擁堵。

融合技術(shù)也是設(shè)計(jì) AI 芯片的首選，可提供最佳的功耗、性能、單位面積布線擁堵、良率和設(shè)計(jì)收斂。它配備了幾種關(guān)鍵的針對(duì)人工智能的優(yōu)化技術(shù)，包括數(shù)百個(gè)復(fù)制模塊的 AI 芯片互連規(guī)劃、MAC 拓?fù)鋬?yōu)化、完整的 AI IP 參考流程、全流程時(shí)鐘和數(shù)據(jù)并發(fā)優(yōu)化、連線綜合和邏輯重構(gòu)。

數(shù)字設(shè)計(jì)邁進(jìn)新紀(jì)元，融合技術(shù)也可以應(yīng)用到 EDA 工具本身。每款工具從前到后需要經(jīng)過(guò)多道工序，且每一個(gè)算法不是都往同一個(gè)方向去優(yōu)化，比如有些算法是為了讓芯片跑得更快，有些算法是讓芯片變得更小，有些算法讓芯片功耗更低。如果沒(méi)有早期采用融合技術(shù)，后期的不確定性會(huì)變大。因此新思科技推出創(chuàng)新性的 RTL-to-GDSII 產(chǎn)品 Fusion Compiler?，來(lái)解決先進(jìn)工藝節(jié)點(diǎn)設(shè)計(jì)的復(fù)雜性。

Fusion Compiler 通過(guò)把新型高容量綜合技術(shù)與布局布線技術(shù)相結(jié)合，以更好地預(yù)測(cè)結(jié)果質(zhì)量，來(lái)應(yīng)對(duì)行業(yè)最先進(jìn)設(shè)計(jì)所帶來(lái)的挑戰(zhàn)；并能夠在 RTL-to-GDSII 流程中共享技術(shù)，從而形成一套高度收斂的系統(tǒng)，將 QoR 提升 20％，TTR 縮短 2 倍。同時(shí) Fusion Compiler 提供的 RTL-to-GDSII 的單座艙（single-cockpit）解決方案，可實(shí)現(xiàn)高效率、靈活性和吞吐量，并可最大限度地提高性能、功耗和面積（PPA）。

應(yīng)用實(shí)例

融合技術(shù)已被市場(chǎng)領(lǐng)先的半導(dǎo)體公司進(jìn)行了充分驗(yàn)證，它能夠提供包括通過(guò)三星 5LPE 工藝技術(shù)認(rèn)證的最高質(zhì)量的設(shè)計(jì)。

自 2012 年以來(lái)，人工智能處理能力的需求每 3.5 個(gè)月增長(zhǎng)一倍。然而，隨著處理能力、性能、功耗和延遲方面的需求不斷增長(zhǎng)，現(xiàn)有 CPU 和 GPU 處理器的能力逐漸達(dá)到極限。Graphcore 將融合技術(shù)成功應(yīng)用于其 Colossus?智能處理單元 (IPU)，與現(xiàn)有 CPU 和 GPU 相比，加速了人工智能計(jì)算，增強(qiáng)了人工智能芯片設(shè)計(jì)能力（包括互連規(guī)劃、乘積累加 (MAC) 拓?fù)鋬?yōu)化和完整的 AI IP 參考流程）實(shí)現(xiàn)了最快速度、最小面積、最低功耗及三者的最佳平衡。

在汽車(chē)電子領(lǐng)域，瑞薩電子將融合技術(shù)部署于其高性能汽車(chē)芯片與任務(wù)關(guān)鍵型微控制器，并在廣泛的驗(yàn)證過(guò)程中，為多個(gè)量產(chǎn)設(shè)計(jì)帶來(lái)了最佳的時(shí)序和功耗、更小的面積以及更快的設(shè)計(jì)收斂速度，以此加速了市場(chǎng)采用下一代汽車(chē)設(shè)計(jì)。

結(jié) 語(yǔ)

半導(dǎo)體行業(yè)持續(xù)驅(qū)動(dòng)著工藝沿摩爾定律發(fā)展，為 EDA 帶來(lái)了日益增長(zhǎng)的技術(shù)挑戰(zhàn)。未來(lái)的芯片挑戰(zhàn)來(lái)自于工藝、豐富的應(yīng)用場(chǎng)景、整體設(shè)計(jì)規(guī)模以及成本。為了應(yīng)對(duì)這些挑戰(zhàn)，除了要把工具做得更好外，還需要積極探索 EDA 工具與 AI 和云技術(shù)的融合，讓芯片開(kāi)發(fā)者可以把研發(fā)的重點(diǎn)轉(zhuǎn)移到如何創(chuàng)造出更有意義的芯片。

云計(jì)算＋EDA：云技術(shù)的應(yīng)用主要有三大優(yōu)點(diǎn)：快速部署可提高工程效率并加速項(xiàng)目完成；通過(guò)靈活的解決方案和大規(guī)?？蓴U(kuò)展的云就緒工具實(shí)現(xiàn)無(wú)痛采用；經(jīng)過(guò)驗(yàn)證的解決方案具有很好的安全性，被許多客戶信賴和使用。

人工智能＋EDA：芯片敏捷設(shè)計(jì)是未來(lái)發(fā)展的一個(gè)主要方向，深度學(xué)習(xí)等算法能夠提高 EDA 軟件的自主程度，提高 IC 設(shè)計(jì)效率，縮短芯片研發(fā)周期。機(jī)器學(xué)習(xí)在 EDA 的應(yīng)用可專門(mén)為芯片設(shè)計(jì)工程師提供仿真和驗(yàn)證工具的 EDA 細(xì)分行業(yè)是整個(gè)半導(dǎo)體行業(yè)生態(tài)鏈中最上游，最高端的節(jié)點(diǎn)。

因此，EDA 進(jìn)入 2.0 時(shí)代：把 AI 引入 EDA 工具來(lái)支持大規(guī)模并行運(yùn)算，實(shí)現(xiàn)云端部署 EDA，將是未來(lái)的趨勢(shì)。