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半導體行業(yè)正在經(jīng)歷一個技術進步和創(chuàng)新浪潮的復興時期。人工智能、5G、自動駕駛等新興領域技術的不斷發(fā)展給芯片設計帶來全新的挑戰(zhàn)：算力提升、功耗降低、周期加快等等。EDA 工具進入 2.0 時代，EDA 需要變得更加 AI 化，它能幫助客戶設計達到最優(yōu)化的 PPA 目標(性能、功耗、面積)，開發(fā)性能更高的終端產(chǎn)品，并進一步減少設計迭代，縮短設計周期，加快上市速度。最終，具備 AI 特性的 EDA 工具將助力客戶設計出更好的芯片，并快速推向市場。
數(shù)字前端邏輯綜合的演進
芯片設計是一個巨大且復雜的工程，包括數(shù)字與模擬電路設計、物理后端設計、封裝設計、可測性設計等。作為世界上最復雜精密的制造業(yè)，IC 設計無疑是最頂端、技術密度含量最高的產(chǎn)業(yè)。
作為整個 IC 行業(yè)的最前端，數(shù)字電路設計關系到后面每一步的狀況。數(shù)字前端是在 RTL 級做的設計。數(shù)字電路實際上就是基于邏輯的設計，邏輯上等效的單元，完全可以替換。
工欲善其事，必先利其器。在沒有誕生 EDA 工具（電子設計自動化，Electronic Design Automation）前，開發(fā)者只能以人工畫圖的方式進行電路設計。以設計一塊具有 4 萬個晶體管的集成電路為例，其共有 36 個輸入輸出的端口，用來處理 16 位（也就是 16 個 1、0 組成的信號）或者 8 位的信號，還需要考慮各種不同組織的相關標準要求 。
隨著芯片集成度的提高和性能的多元化，設計要求變得越來越復雜，開發(fā)者拿到設計要求之后的工作便是將一個較為復雜的設計劃分成若干個模塊，比如一個負責存儲的模塊，一個負責分析數(shù)據(jù)的模塊……隨后，開發(fā)者開始設計每個模塊，通過硬件描述語言表達清楚每個模塊的設計邏輯，接下來的工作就交給了 EDA 工具。EDA 所扮演的角色主要在于提供開發(fā)者工具，而其最重要的功能是自動化減少晶片設計的時間及制造的周期。
值得一提的是，1986 年新思科技（Synopsys）創(chuàng)始人 Aart de Geus 博士發(fā)明了邏輯綜合工具，使原本用單個門來手動設計芯片電路的工程師可以用電腦語言來“寫”電路，提高了芯片設計的抽象層次，極大提升了集成電路設計的效率，從而讓工程師將更多精力集中在創(chuàng)造性設計上，讓人類有機會在今天設計出包含超百億個晶體管的復雜芯片。
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邏輯綜合對于 EDA 設計領域來說是一個偉大的成就，邏輯綜合的行為是將數(shù)字電路的寄存器傳輸級描述（RTL，Register Transfer Level）的 Verilog HDL/VHDL 文件“綜合”為描述設計結(jié)構的門級（Gate-Level Netlist）Verilog HDL/VHDL 文件。將 RTL 和根據(jù)設計需求編寫的約束文件以及半導體廠商的庫文件作為輸入綜合出門級網(wǎng)表，在性能、面積和功耗之間進行 trade-offs。后端布局布線工具將門級網(wǎng)表作為輸入生成 GDSII 文件用于芯片制造。
簡單說，邏輯綜合 = 翻譯 + 映射+ 優(yōu)化；就是首先把描述 RTL 級的 HDL 語言翻譯成 GTECH，然后再映射和優(yōu)化成工藝相關的門級網(wǎng)表。邏輯綜合工具主要就是新思科技的 Design Compiler，自 1987 年以來在全球范圍內(nèi)使用，幾乎所有的芯片供應商、IP 供應商和庫供應商都在使用，是目前 90%以上 ASIC 設計人員廣泛使用的工具。該工具大幅提高了 ASIC 設計效率的自動化，在這一創(chuàng)新的邏輯綜合工具推出并得到應用之前，所有 IC 設計都停留在門級或晶體管級別。
2004 年后，芯片工藝尺寸不斷向 65nm 甚至 40nm 邁進，一塊芯片上可以集成幾百萬、幾千萬乃至上億個晶體管，這對 EDA 工具提出了更高的要求，也促進了 EDA 技術的大發(fā)展。Design Compiler 升級迭代成 Design Compiler Graphical，加入物理綜合，即在綜合前加入版圖的布局規(guī)劃信息(floorplan)，然后調(diào)用庫信息和約束條件，生成帶有布局信息的門級設計結(jié)果，進一步提高了綜合與布局布線結(jié)果的相關一致性，這不僅可以更精準地估算連線延時，還可以預測布線擁堵情況并進行相應優(yōu)化。
21 世紀，人工智能、5G、自動駕駛等新興領域技術的不斷發(fā)展對芯片設計帶來全新的挑戰(zhàn)，所有 EDA 方法都要在非常龐大的數(shù)據(jù)集上執(zhí)行復雜的算法，需要花費大量計算時間。隨著技術的快速擴張，加強并行運算來加速 EDA 算法執(zhí)行的吸引力也越來越大。新思科技也隨之推出支持 5nm 以下工藝的 Design Compiler NXT，建立于行業(yè)標準 Design Compiler?Graphical 之上，可提供基于云計算的分布式綜合技術，相比以往版本顯著加快了運行速度。并且通過平臺化的通用庫以及與布局布線工具校準的 RC 寄生參數(shù)提取，實現(xiàn)在 5nm 以及更先進工藝節(jié)點下極為緊密的相關一致性。該工具的意義還在于其驗證了下一代晶體管技術 GAA 架構的可用性，解決了先進工藝技術包括更高晶體管密度和利用率、設計規(guī)格和更高可變性引起的復雜性問題。
數(shù)字后端布局布線的演進
綜合獲得了門級設計，即有了各種元件以及元件間的邏輯連接關系之后，怎么建立元件之間的物理連接，就像在 PCB 上，把元件放在哪兒，元件之間的連接走線又是怎樣安排的，這就需要布局布線。
布局完成=自動布局+自動布線。布局布線應該細分為單元的 Placement（布局）和信號線的 Route（布線）兩個環(huán)節(jié)，在實際設計中 Placement（布局）的質(zhì)量會影響到 Route（布線）結(jié)果，因而有時需要花費額外時間做更多調(diào)整。和 PCB 上的 Placement 類似，芯片設計的 Placement 也是基于一系列的需求和規(guī)則來完成的，只是復雜度高出了許多而且需要擺放的單元數(shù)多了好幾個數(shù)量級，尤其是在大型的項目中，一定要等單元的布局及優(yōu)化滿足要求并完成時鐘樹綜合及優(yōu)化后，再開始信號線的連接，也就是布線的過程，在這里我們只看 IC Compiler 這個工具是如何實現(xiàn)布局和布線整個流程的。
在芯片工藝尺寸還是 0.18μm 時，Astro 是新思科技第一代布局布線系統(tǒng)。由于布局、時鐘樹和布線獨立運行，有其局限性，所以新思科技繼此之后推出了 IC Compiler，擴展物理綜合(XPS)技術突破了這一局限，將物理綜合擴展到了整個布局和布線過程。
在不斷發(fā)展的芯片技術的推動下，設計上的難題成倍涌現(xiàn)。面對集中于消費類產(chǎn)品的全球市場的動態(tài)變化情況，芯片設計對開發(fā)者工作效率提升的要求也達到了前所未有的高度。當時物理設計的復雜度已經(jīng)遠遠超出了前幾代芯片技術的難度。幾年前才開始占據(jù)主導地位的互連方面的難題，變得愈發(fā)復雜。設計規(guī)模較之前大幅度增加，使得總布線長度也在急劇上升。在各個布線層之間的電阻變化程度比先前大了 2 到 3 倍。以宏單元的形式出現(xiàn)的布線阻擋區(qū)域的數(shù)量增長了 10 倍。過孔阻抗可以達到線路阻抗的 2 至 3 倍。復雜的時鐘廣泛存在，并且使得整體互連管理更加不穩(wěn)定。先進的芯片工藝和設計上的變化也要求在精確時序 sign-off 與實現(xiàn)過程之間達成緊密的結(jié)合。芯片成品率的問題也不再當成設計后續(xù)事項來考慮，必須在設計流程中結(jié)合進來。
這些挑戰(zhàn)都迫切需要新的物理設計解決方案。作為下一代物理設計系統(tǒng)，IC Compiler 的推出，解決了不斷出現(xiàn)的設計難題，并通過實現(xiàn)并發(fā)式的物理設計，真正超越了上一代布局布線設計工具。該工具針對 RTL 一直到硅片工藝，提供時序、區(qū)域、耗電量、測試性與良率共同一致的最佳化；與 sign-off 相互關聯(lián)性整合，避免潛在風險，減少 Design ECO 的次數(shù)。此外，隨著設計限制條件數(shù)量大幅成長，復雜度也越來越高，開發(fā)者需花費大量時間來確認限制條件，將 SDC 驗證功能變成標準的作業(yè)流程，前端開發(fā)者將 gate-level 的 netlist 交給后端進行布局及繞線前，做最后確認動作。
2014 年后，適用于新興的、更成熟的芯片工藝技術節(jié)點 IC Compiler 的繼任產(chǎn)品 IC Compiler II 問世，其核心是一種全新的多線程基礎架構，能夠處理例化單元數(shù)量大于 5 億的設計。該工具基于行業(yè)標準的輸入和輸出格式，以及熟悉的界面和工藝技術文件，同時引進了創(chuàng)新設計存儲功能，并從開發(fā)之初就關注全芯片級設計，部署新穎的設計規(guī)劃功能，并使其性能提升了 10 倍，內(nèi)存占用減少了 5 倍。這使開發(fā)者能夠快速地評估多種可選芯片布局方案，以確定設計實現(xiàn)的最佳起點。與這些芯片級功能互補的是單元模塊級的功能，它得到了一個新的 global-analytical 優(yōu)化引擎、一個全新的時鐘發(fā)生器以及獨特的布線后優(yōu)化算法功能所支持， 它們結(jié)合在一起共同提高了時序、功耗和面積的結(jié)果質(zhì)量。
IC Compiler II 還包含了 IC Compiler 中所采用的先進技術，例如共軛梯度布局器和 ZRoute 布線器。與原有的解決方案相比，它使運行時間平均提高 5 倍，所需內(nèi)存平均降低 2 倍。通過將運行時間加速、高超的芯片布局、可實現(xiàn)的 QoR 以及高效的輕量級環(huán)境相結(jié)合，能夠減少設計迭代次數(shù)，進一步提高設計產(chǎn)能。
數(shù)字電路靜態(tài)時序分析
靜態(tài)時序分析（Static Timing Analysis，STA）是對數(shù)字電路所有關注的時序路徑進行提取，然后計算和預計信號在路徑上的延遲是否存在違背時序約束的錯誤，主要是檢查建立時間和保持時間是否滿足要求。靜態(tài)時序分析的特點是不依賴于測試激勵，且可以窮舉所有路徑。
傳統(tǒng)上，人們常常將工作時鐘頻率作為高性能的集成電路的特性之一。為了測試電路在指定速率下運行的能力，人們需要在設計過程中測量電路在不同工作階段的延遲。此外，在不同的設計階段（例如邏輯綜合、布局布線以及一些后續(xù)階段）需要對時間優(yōu)化程序內(nèi)部進行延遲計算（Delay calculation）。盡管可以通過嚴格的 SPICE 電路仿真來進行此類時間測量，但是這種方法在實用中耗費大量時間。靜態(tài)時序分析在電路時序快速、準確的測量中扮演了重要角色。靜態(tài)時序分析能夠更快速地完成任務，是因為它使用了簡化的模型，而且有限地考慮了信號之間的邏輯互動。
靜態(tài)時序分析工具可以識別的時序故障要比仿真多得多，包括：建立 / 保持和恢復 / 移除檢查（包括反向建立 / 保持）；最小和最大跳變；時鐘脈沖寬度和時鐘畸變；門級時鐘的瞬時脈沖檢測；總線競爭與總線懸浮錯誤；不受約束的邏輯通道等。有一些靜態(tài)時序工具還能計算經(jīng)過導通晶體管、傳輸門和雙向鎖存的延時，并能夠自動對關鍵路徑、約束性沖突、異步時鐘域和某些瓶頸邏輯進行識別與分類。
靜態(tài)時序分析在最近幾十年中，成為了相關設計領域的主要技術方法。新思科技 PrimeTime 自推出以來，成為深受開發(fā)者廣泛使用的工具，在靜態(tài)時序分析工具領域占有壟斷地位。
PrimeTime 簡稱 PT，被用來分析大規(guī)模、同步、數(shù)字 ASIC。其主要功能是對芯片進行靜態(tài)時序分析，工作在電路設計的門級網(wǎng)表層次，可以和其它 EDA 軟件非常好的結(jié)合在一起使用。該工具提供高準確度的延遲分析，以 Spice 的精度來計算單元和連線延遲，減少設計冗余并迅速的發(fā)現(xiàn)時序問題和減少 ECO（Engineering Change Order）修復的時間；針對設計時序簽核需要考慮不同操作模式、電壓、溫度和工藝角的單獨場景，提供了分布多場景分析（DMSA），簡化了分析和管理這些場景的分析。
隨著納米級設計的工藝尺寸的縮小和時鐘頻率的提升，信號完整性效應如串擾延遲和噪聲（或者毛刺）傳遞能夠?qū)е鹿δ苁Щ蛘邥r序失效。PrimeTime SI 是 PrimeTime 的信號完整性解決方案，在上一代工具中加入準確的串擾延遲、噪聲（毛刺）和電壓降（IR）延遲分析，來應對 90 納米及以下的信號完整性分析。
為了支持 14/16nm 及以下工藝的設計特點，新思科技繼續(xù)推出了 PrimeTime ADV，支持識別物理信息的 ECO，避免 ECO 對當前版圖的影響，加速時序收斂；提供功耗 ECO 修復，利用正向時序，尋找漏電流功耗降低機會；提供參數(shù)化片上變異（POCV）分析方法，盡可能的消除悲觀的時序估計，加速時序和 ECO 收斂。
