摩爾定律茍延殘喘，下一代芯片路在何方？

摩爾定律將死？

正方（摩爾定律已死）

博通公司 CTO Henry Samueli 早在 2013 年就表示過(guò)，15 年后摩爾定律就不管用了，稱現(xiàn)有半導(dǎo)體工藝將在 5 nm 階段達(dá)到極限。

張汝京在 2014 年接受媒體采訪時(shí)表示，摩爾定律極限是 14nm，但是隨著相關(guān)廠商在封裝技術(shù)與材料方面的優(yōu)勢(shì)，該極限可擴(kuò)充至 7nm。

英偉達(dá) CEO 黃仁勛在 CES 2019 上說(shuō)，長(zhǎng)期以來(lái)一直認(rèn)為的 " 計(jì)算機(jī)處理能力將每?jī)赡攴环?" 的摩爾定律，已經(jīng)達(dá)到了它的發(fā)展極限。

一代巨擎 Risc 先驅(qū) David Patterson 也表示摩爾定律真的死了，他說(shuō)：“如果摩爾定律仍然有效，那我們現(xiàn)在就落后了 15 倍。我們正處于后摩爾定律時(shí)代（post-Moore’s Law era）?！?/p>

反方（摩爾定律還活著）

“毋庸置疑，摩爾定律依然有效且狀況良好，它沒(méi)有死掉、沒(méi)有減緩、也沒(méi)有帶病?！痹诘?31 屆 Hotchips 國(guó)際大會(huì)上，臺(tái)積電研發(fā)負(fù)責(zé)人、技術(shù)研究副總經(jīng)理黃漢森（Philip Wong）博士在其專題報(bào)告中說(shuō)道。他甚至在自己的 PPT 中提及，到 2050 年，晶體管的特征尺寸將到達(dá) 0.1nm。

“摩爾定律已經(jīng)死了？”英特爾說(shuō)這是誤導(dǎo)，它活得很好。

摩根大通說(shuō)，ASML 有能力支撐工藝技術(shù)到 1.5 nm 節(jié)點(diǎn)，讓摩爾定律續(xù)命至 2030 年。

激烈辯論的背后，什么是摩爾定律？

在解釋什么是摩爾定律之前，要先解釋一下晶體管。第一個(gè)晶體管是 1947 年由貝爾實(shí)驗(yàn)室制造出來(lái)的，如今晶體管泛指一切以半導(dǎo)體材料為基礎(chǔ)的單一元件，包括各種半導(dǎo)體材料制成的二極管、三極管、場(chǎng)效應(yīng)管、晶閘管等，晶體管作為一種可變電流開(kāi)關(guān)，能夠基于輸入電壓控制輸出電流，且具有自控開(kāi)合、速度快等特點(diǎn)。晶體管絕對(duì)可以算得上是現(xiàn)代微處理器的最核心組成，目前的微處理器中集成了數(shù)十億個(gè)近乎完全相同的晶體管，因此，提高晶體管的性能和密度是提高微處理器工作性能的最直接方法。

而今天講的摩爾定律誕生于 1965 年，是由英特爾（Intel）創(chuàng)始人之一戈登·摩爾（Gordon Moore）提出來(lái)的，它揭示了信息技術(shù)進(jìn)步的速度。其內(nèi)容為：當(dāng)價(jià)格不變時(shí)，集成電路上可容納的元器件的數(shù)目，約每隔 18-24 個(gè)月便會(huì)增加一倍，性能也將提升一倍。換言之，每一美元所能買到的電腦性能，將每隔 18-24 個(gè)月翻一倍以上。

有的小伙伴可能會(huì)提出疑問(wèn)，大家通常在提到摩爾定律的時(shí)候都會(huì)關(guān)聯(lián)到多少 nm，那么晶體管、摩爾定律和我們經(jīng)常所說(shuō)的多少 nm 又有什么關(guān)系？

其實(shí)，在早期晶體管的縮小都是類二維的，為了滿足摩爾定律，人們會(huì)將晶體管的長(zhǎng)寬各縮小到原來(lái)的 0.7，從而獲得面積縮小近一半的目的（0.7*0.7≈0.5）。根據(jù)摩爾定律，制程節(jié)點(diǎn)以 0.7 倍（實(shí)際為根號(hào) 2 的倒數(shù)）遞減逼近物理極限，從 1μm、0.8μm、0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、22nm、16nm、10nm、7nm、5nm、3nm……，此外還增加定義了如 28nm、20nm、14nm 等半節(jié)點(diǎn)，這些都是根據(jù)傳統(tǒng)的國(guó)際半導(dǎo)體技術(shù)路線圖（ITRS）的規(guī)定，即制程節(jié)點(diǎn)代數(shù)以晶體管的半節(jié)距（half-pitch）或柵極長(zhǎng)度（gate length）等特征尺寸（CD，critical dimension）來(lái)表示得出的結(jié)果。

但是節(jié)點(diǎn)的演變沒(méi)有完全遵循既定的方向來(lái)發(fā)展，尤其是在 20/22nm 引入 FinFET 以后，最小金屬間距的減小變得很慢，廠商為了凸顯出自家的技術(shù)先進(jìn)性，故意將半節(jié)距的定義模糊，從此各家的命名開(kāi)始混亂起來(lái)。

下面是英特爾、臺(tái)積電和格芯三家不同的定義細(xì)節(jié)：

信息源：WikiChip

從上圖中，我們就能明白為什么大家所說(shuō)的英特爾的 10nm 和臺(tái)積電的 7nm 的技術(shù)屬于幾乎同等級(jí)別的了。而目前拉開(kāi)這兩家晶圓廠的差距是不良率問(wèn)題，在 10nm、7nm 的關(guān)鍵節(jié)點(diǎn)上，英特爾被臺(tái)積電完爆，擠牙膏式的“+”、“++”工藝進(jìn)階寒涼了不少粉絲的心，一個(gè)科技界的指路明燈變成了一個(gè)普通的賺錢機(jī)器。

摩爾定律遇到了怎樣的瓶頸？

摩爾定律的要求就是制造更小、更好的微處理器，但是事實(shí)證明這件事情變得越來(lái)越難。

為什么這么說(shuō)呢？

簡(jiǎn)單的來(lái)說(shuō)就是，芯片單位面積上可集成的與元件數(shù)量一定會(huì)達(dá)到極限，只是沒(méi)有人可以告知我們，這個(gè)極限到底是多少，到底什么時(shí)候才會(huì)達(dá)到這個(gè)極限？

從技術(shù)的角度來(lái)看，隨著硅片上線路密度的增加，其工藝復(fù)雜性和差錯(cuò)率就會(huì)呈指數(shù)形式增長(zhǎng)，同時(shí)也大大增加了全面測(cè)試的難度。試想，如果芯片內(nèi)連接晶體管的線寬達(dá)到 nm 級(jí)，相當(dāng)于幾個(gè)原子的大小，在這種情況下，材料的物理、化學(xué)性能都將會(huì)發(fā)生質(zhì)的變化，致使采用現(xiàn)行工藝的半導(dǎo)體失去正常工作的能力，摩爾定律也就走到了盡頭。
而放眼當(dāng)下，最大的制約摩爾定律前行的應(yīng)該就是光刻工藝的發(fā)展了。對(duì)于最先進(jìn)的 EUV 技術(shù)來(lái)說(shuō)，不僅光刻設(shè)備是瓶頸，材料甚至光罩上的 pellicle 也是瓶頸。

光刻設(shè)備的難點(diǎn)在于要提供一個(gè)精度與產(chǎn)率兼?zhèn)涞脑O(shè)備系統(tǒng)，不管是光學(xué)系統(tǒng)的精度還是運(yùn)動(dòng)結(jié)構(gòu)都是難點(diǎn)。簡(jiǎn)單舉例來(lái)說(shuō)一個(gè)，一個(gè)鏡片上有一個(gè) 2nm 的凹坑，拿來(lái)當(dāng)放大鏡一點(diǎn)毛病沒(méi)有，用到 90nm 節(jié)點(diǎn)鏡頭可能也可接受，更高精度的呢?當(dāng)然現(xiàn)有的 10nm 是依靠多重圖形實(shí)現(xiàn)的，并不能一次光刻實(shí)現(xiàn)。但是多重圖形方案也帶來(lái)了兩個(gè)問(wèn)題，一個(gè)是一次光刻下的工程誤差冗余要轉(zhuǎn)嫁到多重圖形方案中，所以光刻設(shè)備的控制精度實(shí)際要進(jìn)一步提升；另一個(gè)是多重圖案即使用 SADP 技術(shù)，也需要多次光刻實(shí)現(xiàn)，這就需要更多的光刻設(shè)備來(lái)維持一個(gè)代工廠的芯片周轉(zhuǎn)率。精度要求高、需求量大，因此產(chǎn)能有限，這也從另一個(gè)角度回答了為什么英特爾 10nm 標(biāo)識(shí)限量的原因（上述提到的是良率問(wèn)題）。

從經(jīng)濟(jì)的角度來(lái)看，目前開(kāi)發(fā)一款 7nm 芯片的成本是 3 億美元，5nm 預(yù)測(cè)是 5 億美元，而 3nm 很可能到 10 億美元。而目前投資建設(shè)一個(gè)新 7nm 工廠是 150 億美元，那么 5nm 工廠將需要投資 300 億美元，3nm 則理論上是 600 億美元。此外，作為工藝環(huán)節(jié)不可缺少的光刻機(jī)廠商，ASML 僅對(duì) EUV 研發(fā)的投入了就達(dá)到了三十年+90 億歐元之巨（聽(tīng)說(shuō)也是向英特爾、臺(tái)積電、三星等巨頭籌資入股才完成的）。

無(wú)論是處在哪個(gè)環(huán)節(jié)上，估計(jì)都沒(méi)有幾家有這般雄厚的資金傍身，只能驚嘆一句：好可怕的摩爾第二定律！

2019 摩爾定律進(jìn)展如何？

越來(lái)越多的人對(duì)摩爾定律持否定或悲觀的態(tài)度，甚至有人戲說(shuō)：“約每?jī)赡?，支持摩爾定律將死的人就?huì)翻一倍”。

今天，與非網(wǎng)借著《記錄 2019》系列專題的機(jī)會(huì)整理了一下 2019 年摩爾定律的進(jìn)展情況（五大廠商），如下。

英特爾：14nm 依舊，10nm 量產(chǎn)

在制程工藝上，Intel 從 2015 年到 2019 上半年都一直在魔改 14nm 工藝；10nm 工藝說(shuō)是在 2019 年 6 月份量產(chǎn)了，首發(fā)平臺(tái)是 Ice Lake 處理器，6 月份出貨，其他 10nm 工藝產(chǎn)品將到 2020 及 2021 年推出；而下一代 7nm 預(yù)計(jì)會(huì)在 2021 年量產(chǎn)，將首次采用 EUV 光刻工藝，相比 10nm 工藝晶體管密度翻倍，每瓦性能提升 20%，設(shè)計(jì)復(fù)雜度降低 4 倍。從 Intel 公布的 7nm 工藝的具體細(xì)節(jié)來(lái)看，晶體管密度翻倍沒(méi)有什么意外，正常都應(yīng)該是這樣，不過(guò)每瓦性能提升 20%，這個(gè)數(shù)據(jù)要比預(yù)期更低，說(shuō)明在 10nm 之后，Intel 的先進(jìn)工藝在性能提升方面遇到瓶頸了。

信息源：英特爾

另?yè)?jù)外媒報(bào)道，在今年的 IEEE 國(guó)際電子設(shè)備會(huì)議(IEDM)上，英特爾發(fā)布 2019 年到 2029 年未來(lái)十年制造工藝擴(kuò)展路線圖，從路線圖上看，英特爾計(jì)劃用 10 年的時(shí)間，將制造工藝由 10nm 升級(jí)至 1.4nm。期間每?jī)赡晟?jí)一次，每代會(huì)有+和++兩個(gè)迭代版本，其中 10nm 稍有不同，其包含 10nm++和 10nm+++兩個(gè)迭代版本。

臺(tái)積電：7nm 量產(chǎn)，6nm 量產(chǎn)，5nm 良率達(dá) 50%，3nm 成功流片

臺(tái)積電是全球 7nm 工藝的晶圓廠的最大贏家，其公司總裁魏哲家在 6 月份時(shí)表示，現(xiàn)在市面上所有用 7nm 工藝制造的芯片，全部都是臺(tái)積電生產(chǎn)的。數(shù)據(jù)顯示，截至 2019 年 6 月份，臺(tái)積電 7nm 已經(jīng)獲得了 60 個(gè) NTO(New Tape Out 的縮寫，也就是新產(chǎn)品流片)，預(yù)測(cè)在 2019 年這個(gè)數(shù)字也將會(huì)突破 100 個(gè)。

在 7nm 工藝之后，臺(tái)積電今年還推出了 7nm+工藝，作為臺(tái)積電首個(gè)使用 EUV 光刻技術(shù)的節(jié)點(diǎn)，臺(tái)積電的 7nm+的邏輯密度是前一代工藝(7nm)的 1.2 倍，在良率方面的表現(xiàn)和 7nm 相比也不分伯仲。

在 7nm 和 7nm+工藝之后，臺(tái)積電推出了 6nm 工藝，按照臺(tái)積電的說(shuō)法，這個(gè)工藝將會(huì)在未來(lái)相當(dāng)長(zhǎng)的一段時(shí)間內(nèi)扮演重要的角色。

信息源：臺(tái)積電

在 6nm 之后，臺(tái)積電提到了專門為移動(dòng)和 HPC 應(yīng)用優(yōu)化的 5nm 工藝，據(jù)最新消息稱臺(tái)積電的 5nm 工藝良率已經(jīng)達(dá)到了 50%，比當(dāng)初 7nm 工藝試產(chǎn)之前還要好，最快明年第一季度就能投入大規(guī)模量產(chǎn)。

在 5nm 之后，臺(tái)積電也規(guī)劃了一個(gè)性能增強(qiáng)版的 5nm+工藝。據(jù)介紹，這個(gè)工藝較之 5nm 將有 7%的速度提升，15%的功耗降低。

再往后，臺(tái)積電就要進(jìn)入深水區(qū)了，迎來(lái)晶體管結(jié)構(gòu)大改的 3nm 工藝，據(jù)最新消息顯示，臺(tái)積電對(duì) 3nm 工藝的發(fā)展情況很滿意。

在 3nm 工藝之后，臺(tái)積電也在積極進(jìn)軍 2nm 節(jié)點(diǎn)，這個(gè)工藝目前來(lái)說(shuō)還是在技術(shù)規(guī)劃階段，臺(tái)積電給自己制定的目標(biāo)是 2nm 工藝 2024 年量產(chǎn)。

三星：7nm 量產(chǎn)，6nm 量產(chǎn)，5nm 測(cè)試

三星在 10nm、7nm 及 5nm 節(jié)點(diǎn)的進(jìn)度都會(huì)比臺(tái)積電要晚一些，導(dǎo)致臺(tái)積電幾乎包攬了目前的 7nm 芯片訂單，三星只搶到 IBM、NVIDIA 及高通部分訂單。

信息源：Sumsung

根據(jù)路線圖，三星工藝近期有 14nm 、10nm、7nm、3nm 三個(gè)重要節(jié)點(diǎn)，其中 14nm 會(huì)演化出 11nm，10nm 會(huì)演化出 8nm，7nm 則會(huì)演化出 6nm、5nm、4nm。

而每種工藝往往又會(huì)根據(jù)性能、功耗的不同而分為多個(gè)版本，比如 14nm 分成了 14LPE、14LPP、14LPC、14LPU，3nm 則分成 3GAE、3GAP，預(yù)計(jì)會(huì)采用全新的材料。

在工藝進(jìn)度上，三星今年 4 月份已經(jīng)在韓國(guó)華城的 S3 Line 工廠生產(chǎn) 7nm 芯片，今年 9 月宣布完成了 4nm 工藝的開(kāi)發(fā)。

此外，三星在 9 月日本舉行的“三星晶圓代工論壇”SFF 會(huì)議上表示，在 3nm 節(jié)點(diǎn)，三星將從 FinFET 晶體管轉(zhuǎn)向 GAA 環(huán)繞柵極晶體管工藝，其中 3nm 工藝使用的是第一代 GAA 晶體管，官方稱之為 3GAE 工藝，預(yù)計(jì)在 2020 年完成 3nm 工藝開(kāi)發(fā)。會(huì)上，三星還公布了 3nm 工藝的具體指標(biāo)，與現(xiàn)在的 7nm 工藝相比，3nm 工藝可將核心面積減少 45%，功耗降低 50%，性能提升 35%。

格芯：轉(zhuǎn)戰(zhàn) FD-SOI

信息源：格芯

格芯作為全球第二大晶圓代工廠，在 2018 年沒(méi)能逃脫虧損的命運(yùn)，以致于母公司阿布扎比穆巴達(dá)拉投資基金都撐不住了，在去年 8 月份宣布停止燒錢的 7nm 及以下工藝研發(fā)，和賣掉一系列晶圓廠后，轉(zhuǎn)戰(zhàn) FD-SOI，來(lái)滿足高速增長(zhǎng)的物聯(lián)網(wǎng)市場(chǎng)。在第七屆上海 FD-SOI 論壇上，格芯高級(jí)副總裁 Americo Lemos 表示，格芯已經(jīng)擁 22 個(gè)應(yīng)用平臺(tái)，包括毫米波、存儲(chǔ)和射頻等。目前，格芯已經(jīng)從 40、50 nm 工藝深入到 22 nm。在 2019 年，22FDX 工藝已經(jīng)有 26 個(gè)產(chǎn)品 tape out，其中一半的客戶來(lái)自于中國(guó)市場(chǎng)。

此外，格芯（GlobalFoundries）在 9 月宣布，采用 12nm FinFET 工藝，成功流片了基于 ARM 架構(gòu)的高性能 3D 封裝芯片。這意味著格芯亦投身于 3D 封裝領(lǐng)域，將與英特爾、臺(tái)積電等公司一道競(jìng)爭(zhēng)異構(gòu)計(jì)算時(shí)代的技術(shù)主動(dòng)權(quán)。

中芯國(guó)際：14nm 量產(chǎn)

信息源：中芯國(guó)際

很長(zhǎng)一段時(shí)間內(nèi)，代表大陸自主技術(shù)水平的就是中芯國(guó)際、華虹半導(dǎo)體的 28nm 工藝，而近日中芯國(guó)際對(duì)外宣稱其 14nm 制程工藝的芯片已經(jīng)正式實(shí)現(xiàn)量產(chǎn)，并將于 2021 年正式出貨。

此外，中芯國(guó)際于 2019 年從 ASML 購(gòu)入了一臺(tái) EUV 光刻機(jī)，為研發(fā) 7nm 工藝做準(zhǔn)備。雖然距離世界先進(jìn)水平還有距離，但這也算是“中國(guó)芯”史上的一大突破吧。

續(xù)命：采用 3D 封裝搶占異構(gòu)技術(shù)制高點(diǎn)

當(dāng) 1995 年，當(dāng)大家唱衰晶體管 65nm 是瓶頸的時(shí)候，采用氧化硅的柵氧層厚度隨著節(jié)點(diǎn)的進(jìn)步降到了 2nm，但是采用 high k 材料后集成電路仍然在向更密集發(fā)展。

當(dāng)大家都以為 1999 年就是那個(gè)極限的時(shí)候，胡正明成功研制出了 FinFet，它將半導(dǎo)體器件結(jié)構(gòu)的維度從二維提升到了三維，提升了我們對(duì)晶體管通斷性質(zhì)的控制，也很好地解決了由于尺寸縮小而帶來(lái)的漏電流過(guò)大的問(wèn)題，使晶體管制程進(jìn)化到如今的 7nm 工藝。

所以說(shuō)沒(méi)有人會(huì)知道真正的極限在哪里，如今再遇瓶頸，成本、單芯片體積、散熱問(wèn)題、測(cè)試、EDA 工具等等，唱衰不是沒(méi)有道理。然而微電子研究中心 IMEC 篤信將在 2024 年實(shí)現(xiàn) 2.5nm 左右的工藝節(jié)點(diǎn)，此外，1nm 的目標(biāo)也可以實(shí)現(xiàn)，到那時(shí)各廠市場(chǎng)部宣傳的單位將是埃米而不是納米。

信息源：知網(wǎng)

是什么給了“IMEC 派”勇氣？

答案是互補(bǔ)場(chǎng)效應(yīng)晶體管（CFET）和垂直納米線 FET（VFET）。

CFET 是一種更復(fù)雜的全柵型器件，可以將一個(gè) nFET 堆疊在 pFET 導(dǎo)線的頂部，或者將兩個(gè) nFET 堆疊在兩個(gè) pFET 導(dǎo)線的頂部，來(lái)縮小面積，從而獲得更大的功率和更好的性能。

垂直納米線 FET（VFET），顧名思義采用的是垂直地堆疊導(dǎo)線方式，即源極、柵極和漏極堆疊在一起，它是縮放 SRAM 的有效方式，但它不能縮小邏輯單元。

這些技術(shù)還都沒(méi)有被推廣開(kāi)來(lái)，因此前途未卜，就目前而言，像臺(tái)積電、英特爾等巨頭紛紛選擇了 3D 封裝技術(shù)，來(lái)解燃眉之急。

臺(tái)積電在 2018 年 4 月的美國(guó)加州圣塔克拉拉（Santa Clara）第二十四屆年度技術(shù)研討會(huì)上首都宣布創(chuàng)新的系統(tǒng)整合單芯片（SoIC）多芯片 3D 堆疊技術(shù)，是采用硅穿孔（TSV）技術(shù)，達(dá)到無(wú)凸起的鍵合結(jié)構(gòu)，可以把很多不同性質(zhì)的臨近芯片整合在一起，直接透過(guò)微小的孔隙溝通多層的芯片，達(dá)成在相同的體積增加多倍以上的性能，從而持續(xù)維持摩爾定律的優(yōu)勢(shì)。

英特爾也在 2018 年 12 月首次推出全球第一款 3D 封裝技術(shù) Foveros，隨后推出的 Lakefield 芯片算是一個(gè)驗(yàn)證。而在今年召開(kāi)的 SEMICON West 大會(huì)上，英特爾再次推出了一項(xiàng)新的封裝技術(shù) Co－EMIB，它能夠讓兩個(gè)或多個(gè) Foveros 元件互連，并且基本達(dá)到單芯片的性能水準(zhǔn)。設(shè)計(jì)人員也能夠利用 Co－EMIB 技術(shù)實(shí)現(xiàn)高帶寬和低功耗的連接模擬器、內(nèi)存和其他模塊。

綜上，3D 封裝技術(shù)在異構(gòu)計(jì)算時(shí)代，面對(duì)多種不同類型的芯片集成需求，是一種非常有效的解決方案。

寫在最后

就如美國(guó) CyberCash 公司的 CEO 丹?林啟表示：“摩爾定律是關(guān)于人類創(chuàng)造力的定律，而不是物理學(xué)定律”。我們不能否認(rèn)摩爾定律帶動(dòng)了半導(dǎo)體產(chǎn)業(yè)的白熱化，它一方面可以倒逼技術(shù)的演進(jìn)，但另一方面也極致地體現(xiàn)了資本家早有準(zhǔn)備的利益最大化思想，因此摩爾定律稱不上是真正意義上的定律，而只是謀取利益的一種手段。

基于以上理念，摩爾定律是否已死？其實(shí)已經(jīng)沒(méi)有實(shí)質(zhì)意義，也許在未來(lái) 10 年內(nèi)就會(huì)被其他所謂的“時(shí)代定律”所替代，但是這種創(chuàng)新的精神還是值得傳揚(yáng)的，你說(shuō)呢？

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