5nm工藝到底有多少實(shí)現(xiàn)的可能，實(shí)現(xiàn)了又有什么意義

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小編語：其實(shí)筆者很想知道，現(xiàn)在大家給 5nm 這么高的呼聲，到時(shí)候真出來了有多少人會(huì)搶著用，優(yōu)勢自然都很期待，但是那么高昂的價(jià)格誰會(huì)第一個(gè)去買單？英爾特會(huì)先用在哪個(gè)產(chǎn)品上呢？都是未知數(shù)。真正用到大眾用戶手上沒準(zhǔn)都要 2025 年了。

芯片制造商目前正在爬產(chǎn)其 16/14nm FinFET 工藝，10nm FinFET 預(yù)計(jì)將于 2016 年底或 2017 年初上市。

那么，工藝路徑應(yīng)該怎么繼續(xù)往下走呢？代工廠可以把 FinFET 晶體管繼續(xù)做到 7nm，再往下的 5nm 就懸了，也許永遠(yuǎn)做不到 5nm 也未可知。確實(shí)如此，5nm 節(jié)點(diǎn)前面橫亙著若干技術(shù)和經(jīng)濟(jì)上的挑戰(zhàn)，而且即使能夠?qū)崿F(xiàn) 5nm，它也會(huì)相當(dāng)昂貴，只有少數(shù)公司能夠用得起，這將把 5nm 芯片限制在很窄的應(yīng)用范圍內(nèi)。

盡管如此，業(yè)內(nèi)人士依然在努力開發(fā) 5nm 工藝，不過，目前尚不清楚該技術(shù)能否如約在 2020 年左右實(shí)現(xiàn)。即使在今天，代工廠都很難保持以往兩年一升級的節(jié)奏，未來芯片尺寸能否繼續(xù)下降以及摩爾定律是否終結(jié)都越來越成為問題。

實(shí)際上，Gartner 的分析師 Bob Johnson 認(rèn)為，鑒于工藝技術(shù)日益嚴(yán)苛的成本和復(fù)雜性，7nm 可能會(huì)跳票到 2020 年，比一些芯片制造商預(yù)期的路線圖大約晚一到兩年。

而這又將反過來影響 5nm 的面世時(shí)間，如果行業(yè)決定向 5nm 繼續(xù)邁進(jìn)的話?！拔艺J(rèn)為 5nm 肯定會(huì)面世，只是不會(huì)是 2020 年那么早。”Johnson 說，可靠的 5nm 工藝可能會(huì)在 2023 年左右出現(xiàn)。

芯片制造商比較樂觀，認(rèn)為 5nm 的應(yīng)用只是時(shí)間早晚問題，他們正在重新評估 5nm 節(jié)點(diǎn)的晶體管技術(shù)，并重新修訂路線圖。根據(jù)之前的路線圖，F(xiàn)inFET 可以下探到 7nm，然后壽終正寢，行業(yè)需要在 5nm 節(jié)點(diǎn)上選擇一種新型的晶體管技術(shù)。而且，5nm 的唯一選項(xiàng)是橫向納米線 FET，有時(shí)也被稱為圍柵 FET。

橫向納米線 FET 是一個(gè)閘側(cè)被圍柵的 FinFET。納米線 FET 的靜電性能很好，只是制造困難而且成本高昂，這也促使半導(dǎo)體行業(yè)開始考慮其它的晶體管技術(shù)。

現(xiàn)在，5nm 節(jié)點(diǎn)有兩個(gè)主要的晶體管技術(shù)選項(xiàng)。納米線 FET 是一個(gè)，同時(shí)業(yè)內(nèi)人士現(xiàn)在認(rèn)為 FinFET 還可以繼續(xù)下探至 5nm?！癋inFET 可以擴(kuò)展到 5nm，”英特爾工藝架構(gòu)與集成部門的高級研究員兼總監(jiān) Mark Bohr 說。“FinFET 不是 5nm 的唯一選擇?！?/p>

要啟用 5nm，半導(dǎo)體行業(yè)需要在晶圓技術(shù)上取得新的突破。光刻技術(shù)面臨新的挑戰(zhàn)，互連技術(shù)更是成為進(jìn)軍 5nm 的最大障礙。三星公司先進(jìn)邏輯實(shí)驗(yàn)室的高級副總裁 Mark Rodder 聲稱：“我們需要突破性的互連技術(shù)?！?/p>

鑒于上述的這些困難以及其它方面的一些挑戰(zhàn)，業(yè)內(nèi)人士已經(jīng)達(dá)成了共識(shí)。“5 納米是一個(gè)昂貴的節(jié)點(diǎn)”，IMEC 工藝技術(shù)副總裁兼邏輯器件研發(fā)項(xiàng)目負(fù)責(zé)人 Aaron Thean 說。

這些考量和其它因素促使芯片制造商開始考慮備選方案，比如先進(jìn)的堆疊管芯、單片型 3D 和其它 2.5D/3D IC 工藝也可能在未來的節(jié)點(diǎn)中發(fā)揮重要作用。

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5 納米到底是什么？
現(xiàn)在關(guān)于 5 納米的疑問都是 5 納米會(huì)被啟用嗎？它將用在哪些應(yīng)用中？

且先打住，首先，要搞清楚“5 納米”的定義究竟是什么？說實(shí)話，就現(xiàn)在而言，這個(gè)問題仍然成迷。

即便在今天，關(guān)于工藝節(jié)點(diǎn)的命名方法和定義仍然是模糊的。比如，代工廠商們在 16 納米 /14 納米的規(guī)格定義上有稍微的出入，同樣的情形也可能發(fā)生在 10 納米和 7 納米上。

到 5 納米時(shí)，節(jié)點(diǎn)名稱可能會(huì)變得無關(guān)緊要。不過，就現(xiàn)在而言，業(yè)界正在致力于開發(fā)所謂的“真正的 5 納米”技術(shù)。

在定義真正的 5 納米上，芯片制造商們希望能夠遵循由摩爾定律闡明的傳統(tǒng)的晶體管縮放比例。根據(jù)摩爾定律，每次節(jié)點(diǎn)的更替都是關(guān)鍵的晶體管規(guī)模尺寸縮小為原來的 0.7 倍或 0.8 倍，大約相當(dāng)于晶體管密度翻倍。

確定 5nm 節(jié)點(diǎn)規(guī)格的一種方法是參考英特爾 14nm 工藝規(guī)格并采取縮放 0.7 或 0.8 倍的方法。據(jù)分析師稱，英特爾的 14nm 工藝的柵極長度為 20nm，采用 0.8 倍的縮放比例，5nm 晶體管的柵極長度大約在 10 納米到 12 納米之間。

柵極長度只是節(jié)點(diǎn)規(guī)格的一項(xiàng)參數(shù)。和之前一樣，新工藝芯片必須能在低功耗下實(shí)現(xiàn)優(yōu)異的性能?！巴ǔＧ闆r下，在同樣的功耗條件下性能至少提升 20%，或者在同樣的運(yùn)行頻率下功耗降低 40%?！盙lobalFoundries 的先進(jìn)器件架構(gòu)部門總監(jiān) SrinivasaBanna 說。

如果 5 納米能夠滿足這些標(biāo)準(zhǔn)，該工藝肯定會(huì)在幾個(gè)市場領(lǐng)域占有一席之地。“移動(dòng)市場和高端數(shù)據(jù)中心領(lǐng)域?qū)⒛軕{借該工藝實(shí)現(xiàn)一些新特征。”

未來晶體管的發(fā)展可以滿足這些規(guī)格，但是更重要的是，成本必須被控制在一定范圍之內(nèi)。“性能和成本是 5nm 節(jié)點(diǎn)的重大挑戰(zhàn)，克服這些挑戰(zhàn)需要進(jìn)一步改善現(xiàn)有的方法，以及引入新技術(shù)和材料?！盠am Research 公司全球產(chǎn)品事業(yè)部首席技術(shù)官 Yang Pan 說。

圖形曝光技術(shù)是 5nm 節(jié)點(diǎn)面臨的一個(gè)挑戰(zhàn)。業(yè)界寄望于超紫外光刻技術(shù)（EUV）解決這個(gè)難題。但是如果 EUV 錯(cuò)過了這個(gè)時(shí)間窗，芯片制造商們可能不得不試圖延長 193nm 沉浸式光刻技術(shù)的服役時(shí)間?！皩?5 納米工藝而言，采用 EUV 技術(shù)的成本更低，但是維持兩種光刻技術(shù)的成本實(shí)在過于高昂，以至于可以負(fù)擔(dān)得起高成本的公司越來越少。”Mentor Graphics 公司高級物理驗(yàn)證方法學(xué)項(xiàng)目經(jīng)理 David Abercrombie 說。

在這方面，問題很明確，即半導(dǎo)體行業(yè)會(huì)采用 EUV 嗎？最近由 eBeam 創(chuàng)始計(jì)劃發(fā)起的調(diào)查顯示，業(yè)界對于這個(gè)問題的觀點(diǎn)有所變化，受訪者預(yù)計(jì)到 2020 年時(shí)，至少會(huì)有一個(gè)制造工序上使用 EUV 光刻技術(shù)，平均置信度為 62%。

總而言之，5 納米的成功或失敗完全取決于成本高低?！? 納米的成本必須控制在一定的范圍之內(nèi)，”IBM 的一名研究員 Bruce Doris 表示?！? 納米必須具備一定的成本優(yōu)勢，否則，實(shí)現(xiàn) 5 納米并沒有多大意義。”

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解決方案
同時(shí)，如果半導(dǎo)體行業(yè)最終將迎來 5nm 時(shí)代，下一個(gè)問題就是：適用于 5 納米的最佳晶體管技術(shù)是哪種？這個(gè)問題現(xiàn)在依然沒有定論。“我們正在審查多種選擇”，三星公司的 Rodder 表示?！坝卸喾N選擇，每種選擇都有一些問題。”

納米線 FET 或者圍柵 FET 不再是唯一的選項(xiàng)了，現(xiàn)在，越來越高的工藝專家試圖將 FinFET 擴(kuò)展到 5 納米。

IBM 的 Doris 就是其中一員。他認(rèn)為相比于納米線 FET，F(xiàn)inFET 晶體管技術(shù)才是 5nm 的更好選擇。在 FinFET 中，電流控制是通過對鰭片的三端都實(shí)施門控實(shí)現(xiàn)的。

還有另外一些人是出于其他的理由要延長 FinFET 的生命。業(yè)界在 finFET 技術(shù)的開發(fā)上已經(jīng)投入了數(shù)十億美金巨資，包括 EDA 工具、工藝技術(shù)和代工廠設(shè)備。為了獲得投資回報(bào)，這些人希望 finFET 盡可能服役更長的時(shí)間。

“如果由我負(fù)責(zé) 5nm 的技術(shù)圖景，我會(huì)告訴工程師們，‘瞧，我們已經(jīng)把 FinFET 做到了 14 納米、10 納米，接下來可能做到 7 納米’”Doris 說道?！叭缓笪視?huì)說服每個(gè)人，看看我們能否把 FinFET 推進(jìn)到下一個(gè)工藝節(jié)點(diǎn)，我需要實(shí)現(xiàn) 5nm 的 FinFET?！?/p>

然而，將 FinFET 縮放到 5 納米是一個(gè)極其困難的任務(wù)。例如，根據(jù) IBM 的假設(shè)推算，7 納米 FinFET 的柵極長度預(yù)計(jì)將達(dá) 12 納米到 18 納米，柵極間距為 45 納米到 55 納米。這樣，鰭寬將為 6 納米，接觸聚節(jié)距為 44 納米。

相較之下，根據(jù) IBM 的標(biāo)準(zhǔn)，5 納米 FinFET 的柵極長度將為 9 納米，柵極間距為 35 納米，接觸聚節(jié)距為 30 納米。這樣，鰭寬將為 5 納米，理論上這就是該結(jié)構(gòu)的物理極限。

想要延長 FinFET 的技術(shù)壽命，芯片制造商需要做出一些創(chuàng)新，比如更高的鰭片和新型的溝道材料。更高的鰭片能輸出更大的電流，從而能產(chǎn)生更低功耗、速度更快的芯片。

但是，正如鰭片寬度一樣，鰭片的高度同樣也有一些極限。“業(yè)界對鰭片高度比較樂觀，”GlobalFoundries 的 Banna 聲稱。“除此之外，鰭片增高不會(huì)帶來其它的優(yōu)勢?！?/p>

諸如 III-V 和鍺這些新型溝道材料，可以提高器件內(nèi)的溝道遷移率。“III-V 和鍺會(huì)導(dǎo)致更高的關(guān)斷狀態(tài)泄露電流，從而會(huì)增加靜態(tài)功耗?！盉anna 說。

出于這樣或那樣的原因，芯片制造商們也在尋求適用于 5 納米的替代性晶體管技術(shù) - 納米線 FET 或圍柵 FET。納米線 FET 從 FinFET 演化而來，可行性看似不錯(cuò)。

例如，在 IEDM 最近發(fā)表的一篇文章中，英特爾描述了一種柵極長度為 13 納米、鰭片寬度為 4.7 納米的納米線 FET。同時(shí)，還測試了各種溝道材料，證明了 III-V 和鍺各有優(yōu)勢。

“我們的研究表明，當(dāng)尋求最低的驅(qū)動(dòng)電流和功耗而不是延遲時(shí)，納米線應(yīng)該使用鍺 NMOS 和鍺 PMOS，”英特爾公司的一名高級工藝工程師 Raseong Kim 表示?！爱?dāng)尋求最低的電容和電源時(shí)，納米線應(yīng)該使用 II-VNMOS 和鍺 PMOS。”

總而言之，納米線 FET 具備一定的優(yōu)勢?！皣鷸偶夹g(shù)是邁向 5nm 時(shí)代的一條可行路徑。”應(yīng)用材料公司的戰(zhàn)略規(guī)劃部門高級主管 Michael Chudzik 表示?！八黾恿藮艠O占位面積，從而能夠更有效地關(guān)斷器件。”

納米線 FET 技術(shù)也存在一些挑戰(zhàn)?！半娙菔菄鷸偶夹g(shù)的頭號難題。不像 FinFET 那樣，納米線架構(gòu)會(huì)在柵極和源級 - 漏極之間額外增加電容，”Chudzik 聲稱?！岸?，當(dāng)在一個(gè)硅表面光刻納米線時(shí)，你需要把它置于關(guān)斷狀態(tài)，因?yàn)樗旧砭褪且粋€(gè)寄生性的晶體管。圍柵 FET 中的電容問題要比 FinFET 迫切。”

進(jìn)一步縮小晶體管的尺寸并不是唯一的出路。實(shí)際上，還有一些技術(shù)路徑尋求讓晶體管垂直化。一種選擇是選用 2.5D 堆疊管芯，這種技術(shù)目前正如火如荼，另一種選擇時(shí)采用 3D 方案。

分析師稱，如果僅僅考慮成本問題，2.5D/3D 堆疊管芯和傳統(tǒng)的 7nm 芯片在晶體管成本上大致相當(dāng)，到了 5 納米時(shí)，2.5D/3D 將會(huì)帶來 15%到 20%的成本優(yōu)勢。

對 2.5D/3D 堆疊管芯而言，成本并不是唯一的考量因素?！坝腥苏f，成本是 2.5D/3D 堆疊管芯技術(shù)的驅(qū)動(dòng)力，”KLA-Tencor 的高級技術(shù)經(jīng)理 PrashantAji 說。“但我認(rèn)為，2.5D/3D 帶來的功能提升才是其發(fā)展的動(dòng)力所在?！?/p>

半導(dǎo)體業(yè)界也在考慮其它技術(shù)選項(xiàng)。例如，類似于 2.5D 的扇出型封裝。還有 Intel 的嵌入式多管芯互聯(lián)橋接（EMIB）技術(shù)，相比于內(nèi)插器而言成本更低?！半S著摩爾定律的放緩，現(xiàn)在越來越流行的流行語變成了‘超越摩爾定律’和物聯(lián)網(wǎng)。這些東西的背后都少不了先進(jìn)封裝技術(shù)的支持?！癒LA-Tencor 的 Aji 說。