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FPGA設(shè)計開發(fā)軟件ISE使用技巧之:創(chuàng)建設(shè)計工程

2013/08/26
閱讀需 8 分鐘
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6.4??創(chuàng)建設(shè)計工程

本節(jié)將重點講述如何在ISE下創(chuàng)建一個新的工程。要完成一個設(shè)計,第一步要做的就是新建一個工程。具體創(chuàng)建一個工程有以下幾個步驟。

(1)打開Project?Navigator,啟動ISE集成環(huán)境。

ISE的啟動請參見6.2節(jié)。

(2)選擇“File”/“New?Project”菜單項,啟動新建工程對話框。

會彈出如圖6.9的對話框。

如圖6.9所示,新建工程時需要設(shè)置工程名稱和新建工程的路徑,還要設(shè)置頂層模塊的類型,具體各個類型解釋如表6.1所示。

圖6.9??新建工程對話框

表6.1 頂層模塊類型說明

頂層模塊類型

類?型?說?明

HDL

硬件描述語言(Verilog或VHDL),用描述語言將各底層模塊連接起來

Schematic

原理圖,頂層模塊可以用原理圖將各底層模塊連接起來,比較直觀

EDIF

工業(yè)標(biāo)準(zhǔn)網(wǎng)表格式

NGC/NGO

綜合后輸出的文件格式,可以直接被NGDBuild讀取

(3)設(shè)置工程屬性。

啟動新建工程對話框后,單擊“下一步”按鈕進入工程屬性對話框設(shè)置,如圖6.10所示。

圖6.10??設(shè)置工程屬性對話框

?

如圖6.10所示,需要設(shè)置如表6.2所示內(nèi)容。

表6.2 新建工程屬性說明

設(shè)?置?選?項

設(shè)?置?內(nèi)?容

Device?Family

設(shè)置FPGA是哪一系列的,如Spartan3、Spartan3E、Virtex等

Device

設(shè)置FPGA的具體型號,每個系列的FPGA下都有很多型號,要根據(jù)實際工程中應(yīng)用的FPGA進行選擇

Package

設(shè)置FPGA的封裝格式,如PQ208、FG456等,對不同的封裝格式,用戶在約束引腳時會有所不同

Speed?Grade

設(shè)置速度等級,如-4、-5、-6,數(shù)字越大速度越快

Top-Level?Module?type

設(shè)置頂層模塊的類型

Synthesis?Tool

設(shè)置設(shè)計中采用的綜合工具,可以是Xilinx自帶的XST,如果安裝了第三方工具,也可以選擇第三方綜合工具,如Synplify/Synplify?Pro等

Simulator

設(shè)置設(shè)計中采用的仿真工具,可以是ISE自帶的ISE?simulator,如果安裝了第三方工具ModelSim,也可以設(shè)置為ModelSim

Generated?Simulation

Language

如果采用ISE自帶的仿真工具ISE?Simulator,利用HDL?Bencher可以在圖形界面下編輯測試波形,直接生成測試激勵文件,這里是設(shè)置生成測試激勵文件的語言類型

(4)為工程新建資源。

設(shè)置完工程屬性后,單擊“下一步”按鈕,出現(xiàn)為工程新建資源的對話框,如圖6.11所示。

新建工程時可以直接為新建的工程新建資源,單擊“New?Source”按鈕會彈出新建資源的對話框,如圖6.12所示。

這一步在新建工程時并不是必須的,如果在創(chuàng)建新的工程時沒有為工程新建資源,可以在以后設(shè)計中再新建。如果工程創(chuàng)建完畢后需要新建資源,可以選擇“Project”/“New?Source”選項,也會彈出如圖6.12所示的新建資源的對話框。

?

圖6.11??為新建工程新建資源對話框?? 圖6.12??新建資源對話框

?

具體新建資源的類型說明如表6.3所示。

表6.3 新建資源類型說明

新建資源類型

類?型?說?明

ISE中對應(yīng)的處理工具

Embedded?Processor

嵌入式處理器

需要安裝Xilinx?EDK工具

IP(Corgen&Architecture?Wizard)

IP核

IP核生成器(Core?Generator)

Schematic

原理圖

原理圖生成器(ECS)

State?Diagram

狀態(tài)轉(zhuǎn)移圖

狀態(tài)圖編輯器(StateCAD)

Test?Bench?Waveform

測試激勵波形

測試激勵生成器HDL?Bencher

User?Document

工程說明文件

文本編輯器

Verilog?Module

Verilog源代碼

HDL語言編輯器(HDL?Editor)

Verilog?Test?Fixture

Verilog測試激勵

HDL語言編輯器(HDL?Editor)

VHDL?Library

VHDL庫

HDL語言編輯器(HDL?Editor)

VHDL?Module

VHDL源代碼

HDL語言編輯器(HDL?Editor)

VHDL?Package

VHDL包

HDL語言編輯器(HDL?Editor)

VHDL?Test?Bench

VHDL測試激勵

HDL語言編輯器(HDL?Editor)

(5)為工程添加現(xiàn)有資源。

單擊“下一步”按鈕,出現(xiàn)如圖6.13所示對話框。如果工程的源代碼已經(jīng)編輯好,可以單擊“Add?Source”按鈕為新建的工程添加資源,這一步與上一步一樣,都不是必需的。如果工程已經(jīng)創(chuàng)建完畢,可以通過選擇“Project”/“Add?Source”選項為工程添加資源。

(6)單擊“完成”按鈕,創(chuàng)建工程。

單擊“下一步”按鈕,會出現(xiàn)一個對話框,顯示工程的相關(guān)信息,如圖6.14所示,如有設(shè)置錯誤可單擊“上一步”按鈕進行修改。上述各步驟均設(shè)置好后,單擊“完成”按鈕就可以創(chuàng)建工程了。

????

?? 圖6.13??為新建工程添加資源對話框?? 圖6.14??工程信息對話框

?

按上述步驟就可以完成一個新工程的創(chuàng)建。新工程創(chuàng)建完畢后,就可以通過新建或添加現(xiàn)有文件為工程添加資源,按照ISE的FPGA設(shè)計流程進行設(shè)計。

工程創(chuàng)建完畢后,如果需要修改工程的屬性可以右鍵單擊圖標(biāo)。選擇“Properties”選項,如圖6.15所示,可以對工程的屬性進行修改。

如果想更改工程的名稱,同樣右鍵單擊圖標(biāo),選擇“Properties”選項,彈出如圖6.16所示對話框,可以更改工程的名稱。

????????

?????????????圖6.15??更改工程屬性??????? 圖6.16??更改工程名稱

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華清遠(yuǎn)見(www.farsight.com.cn)是國內(nèi)領(lǐng)先嵌入師培訓(xùn)機構(gòu),2004年注冊于中國北京海淀高科技園區(qū),除北京總部外,上海、深圳、成都、南京、武漢、西安、廣州均有直營分公司。華清遠(yuǎn)見除提供嵌入式相關(guān)的長期就業(yè)培訓(xùn)、短期高端培訓(xùn)、師資培訓(xùn)及企業(yè)員工內(nèi)訓(xùn)等業(yè)務(wù)外,其下屬研發(fā)中心還負(fù)責(zé)嵌入式、Android及物聯(lián)網(wǎng)方向的教學(xué)實驗平臺的研發(fā)及培訓(xùn)教材的出版,截止目前為止已公開出版70余本嵌入式/移動開發(fā)/物聯(lián)網(wǎng)相關(guān)圖書。企業(yè)理念:專業(yè)始于專注 卓識源于遠(yuǎn)見。企業(yè)價值觀:做良心教育、做專業(yè)教育,更要做受人尊敬的職業(yè)教育。