清華大學(xué)集成電路學(xué)院院長吳華強(qiáng)教授：Chiplet是戰(zhàn)略賽道，要抓住重大創(chuàng)新機(jī)遇

作者：ICVIEWS編輯部

近日，清華大學(xué)集成電路學(xué)院院長吳華強(qiáng)教授，對于Chiplet技術(shù)發(fā)展趨勢進(jìn)行展望。他表示Chiplet技術(shù)發(fā)展現(xiàn)狀暗流涌動，機(jī)遇叢生。Chiplet不是單一技術(shù)，而是一系列關(guān)鍵先進(jìn)技術(shù)的有機(jī)融合。這是一個(gè)戰(zhàn)略賽道，我們需要凝聚共識，抓住重大創(chuàng)新機(jī)遇。在演講中我們拿到了很多的信息：

Chiplet技術(shù)是通向高算力芯片的必經(jīng)之路，國際領(lǐng)先的高算力芯片都采用了芯粒技術(shù)；AI時(shí)代Chiplet市場規(guī)模加速擴(kuò)張；Chiplet技術(shù)發(fā)展將在六大方面持續(xù)創(chuàng)新；Chiplet是戰(zhàn)略賽道；

算力是數(shù)字經(jīng)濟(jì)時(shí)代的新質(zhì)生產(chǎn)力。ChatGPT等AI大模型的爆發(fā)刺激了對算力的需求，對算力的需求每兩個(gè)月增加一倍。2023年3月15日，OpenAl發(fā)布ChatGPT-4、具備1.8萬億的模型參數(shù)，訓(xùn)練需要上萬張Nvidia H100顯卡，計(jì)算量約為2.15e25FLOPS。傳統(tǒng)單片集成算力芯片面臨面積墻、存儲墻、成本墻、功耗墻等瓶頸，難以持續(xù)。

吳華強(qiáng)說到：“Chiplet不是未來時(shí)而是現(xiàn)在時(shí)。Chiplet技術(shù)是通向高算力芯片的必經(jīng)之路?！眹H領(lǐng)先的高算力芯片都采用了芯粒技術(shù)。如英偉達(dá)發(fā)布B200 GPU，在算力上實(shí)現(xiàn)巨大的代際飛躍基于臺積電的N4P制程工藝，晶體管數(shù)量達(dá)到了2080億個(gè)，配備192GB HBM3e內(nèi)存。AI時(shí)代Chiplet市場規(guī)模正在加速擴(kuò)張。全球已經(jīng)安裝了價(jià)值約1萬億美元的數(shù)據(jù)中心，而這個(gè)上萬億美元的數(shù)據(jù)中心市場正在從通用計(jì)算向加速計(jì)算和生成式人工智能轉(zhuǎn)型，一個(gè)新的計(jì)算時(shí)代已經(jīng)開啟。與此同時(shí)，Chiplet技術(shù)的應(yīng)用領(lǐng)域也在逐漸擴(kuò)大。

Chiplet技術(shù)繼GPU等云端高算力芯片之后，在桌面市場的AIPC（CPU+AI）領(lǐng)域顯示出其價(jià)值。AMD 在Computex2024大會上發(fā)布了當(dāng)時(shí)世界上最快的桌面CPU芯片HR9 9950X采用了Chiplet技術(shù)；英特爾公布下一代面向AI PC的移動處理器Lunar Lake，將會混合封裝臺積電 N3B 工藝和自家Intel18A 工藝的芯粒。

吳華強(qiáng)表示，Chiplet不是單一技術(shù)，而是一系列關(guān)鍵先進(jìn)技術(shù)的有機(jī)融合，形成了涵蓋從頂層架構(gòu)到底層器件的全新技術(shù)體系。從上圖中可以看到，包括了接口標(biāo)準(zhǔn)與生態(tài)、互聯(lián)技術(shù)、電源技術(shù)、計(jì)算體系架構(gòu)、存儲技術(shù)、先進(jìn)封裝集成等技術(shù)。

?01、Chiplet關(guān)鍵技術(shù)發(fā)展趨勢：先進(jìn)封裝集成

Chiplet關(guān)鍵技術(shù)發(fā)展趨勢之一是先進(jìn)封裝集成。多種封裝技術(shù)組合，集成密度持續(xù)提升，提供更高的IO密度（IO/mm）和更好的能效（pJ/bit）。比如銅銅鍵合將Bump間距從50um降低到5um；硅轉(zhuǎn)接板技術(shù)將基板線間距從15um降低到1um，密度大幅度提升。先進(jìn)封裝集成技術(shù)發(fā)展路線圖顯示，到2030年能夠達(dá)到：亞微米pitch、10+層RDL、D2D鍵合。

因此這個(gè)領(lǐng)域?qū)韺τ谠O(shè)備材料都有很多創(chuàng)新，孕育了許多新機(jī)會。從封裝技術(shù)來看，扇出型封裝，無TSV結(jié)構(gòu)的工藝，制造成本低封裝體厚度小。硅橋技術(shù)非常重要，英特爾的封裝基板硅橋和臺積電的扇出型硅橋，使用小尺寸硅橋替代大面積硅轉(zhuǎn)接板實(shí)現(xiàn)芯片間高密度、高帶寬互連，總制造成本降低、硅工藝復(fù)雜性降低，集成復(fù)雜性增大。

?02、Chiplet關(guān)鍵技術(shù)發(fā)展趨勢：存儲技術(shù)

存儲在Chiplet發(fā)展中繞不開的話題。吳華強(qiáng)表示，Chiplet關(guān)鍵技術(shù)發(fā)展另一趨勢是存儲技術(shù)（HBM）。先進(jìn)封裝集成技術(shù)帶來更高的存儲密度、帶寬和更高的能效。

以前雙列直插內(nèi)存模塊，傳輸能效是12pJ/bit，到了HBM3可以達(dá)到3.5pJ/bit，未來正在規(guī)劃中的HBM4能效更是能夠達(dá)到0.2pJ/bit，再降一個(gè)數(shù)量級。今年9月，臺積電與三星宣布合作研發(fā)新一代無緩存HBM4內(nèi)存技術(shù)，用于高算力AI芯片無緩存HBM4技術(shù)將會在現(xiàn)有HBM4內(nèi)存上提升40%的能效，降低10%的延時(shí)。

同時(shí)，存儲技術(shù)方面存算一體也孕育而生。存內(nèi)計(jì)算（Processing-in-memory，PIM）PIM-HBM架構(gòu)，將處理單元嵌入HBM的邏輯庫中，以減少互連的能耗和延遲，可以實(shí)現(xiàn)較低的DRAM訪問成本。

?03、Chiplet關(guān)鍵技術(shù)發(fā)展趨勢：互聯(lián)技術(shù)

互聯(lián)技術(shù)的趨勢是短距、長距、串口、并口、電口、光口等多種互聯(lián)技術(shù)體制融合，滿足全場景芯?；ヂ?lián)的帶寬、密度和能效要求。

今年，臺積電用于芯?；ミB的高速并行接口，使用5nm FinFET工藝，基于9um pitch的3D封裝，實(shí)現(xiàn)了0.296pJ/bit能效，17.9Tb/s/mm2的帶寬密度；博通交付了業(yè)界首個(gè)51.2-Tbps的Co-Packaged Optics以太網(wǎng)開關(guān)，使用光互連技術(shù)，相比傳統(tǒng)光模塊功耗降低了70%，芯片面積效率提升了8倍。

?04、Chiplet關(guān)鍵技術(shù)發(fā)展趨勢：電源技術(shù)

電源技術(shù)的趨勢則是，傳統(tǒng)功率轉(zhuǎn)換架構(gòu)無法應(yīng)對高性能計(jì)算芯粒的嚴(yán)峻挑戰(zhàn)，“功率即性能”。功率是性能，電壓不穩(wěn)定會對計(jì)算產(chǎn)生很大影響。分布式功率器件集群創(chuàng)新架構(gòu)、分布式多場管理技術(shù)、快速電源響應(yīng)技術(shù)具備巨大潛力。Chiplet開辟了許多技術(shù)創(chuàng)新之路。

?05、Chiplet關(guān)鍵技術(shù)發(fā)展趨勢：計(jì)算體系架構(gòu)

計(jì)算架構(gòu)的發(fā)展趨勢是可擴(kuò)展的異構(gòu)架構(gòu)、標(biāo)準(zhǔn)化接口，朝適應(yīng)于Chiplet技術(shù)的計(jì)算體系架構(gòu)演進(jìn)。而且計(jì)算體系架構(gòu)的分析需要專門的仿真模擬工具，沒有這樣的工具很難分析整個(gè)系統(tǒng)的性能。英特爾的異構(gòu)芯粒處理器，采用一種“新型柔性拼接架構(gòu)”，由四個(gè)異構(gòu)芯粒（GPU塊，SoC塊、IO塊和CPU塊）通過一個(gè)basedie連接而成。實(shí)現(xiàn)了可擴(kuò)展的異構(gòu)處理器系統(tǒng)框架，標(biāo)準(zhǔn)化的接口，但是僅能做到對固定功能單元的參數(shù)化擴(kuò)展。

AMD的混合封裝高算力AI芯片，按照：4個(gè)lO die+8個(gè)計(jì)算 die+HBM3，3D混合鍵合+2.5D 硅轉(zhuǎn)接板的封裝，實(shí)現(xiàn)了可擴(kuò)展的多芯粒（同構(gòu)）集成方案，以IOD為樞紐和擴(kuò)展接口。吳華強(qiáng)說到：“英特爾和AMD的架構(gòu)體系與英偉達(dá)有所不同，這非常有意思。大型玩家開始采用不同的技術(shù)路線?！?/p>

?06、Chiplet關(guān)鍵技術(shù)發(fā)展趨勢：接口標(biāo)準(zhǔn)與生態(tài)

這方面的趨勢在于，芯粒標(biāo)準(zhǔn)再進(jìn)化，UCle各級成員不斷推出基于其標(biāo)準(zhǔn)的產(chǎn)品，生態(tài)建設(shè)進(jìn)展迅速。標(biāo)準(zhǔn)方面，8月6日，UCle聯(lián)盟發(fā)布 2.0規(guī)范，包含以下亮點(diǎn)：全面支持具有多個(gè)芯片的任何系統(tǒng)級封裝 （SiP）結(jié)構(gòu)的可管理性、調(diào)試和測試；支持3D封裝，顯著提升帶寬密度和功率效率；改進(jìn)的系統(tǒng)級解決方案，其可管理性被定義為芯片堆棧的一部分；針對互操作性和合規(guī)性測試優(yōu)化的封裝設(shè)計(jì)；完全向后兼容 UCle 1.1 和 UCle 1.0。

近日，AMD、博通、思科等八家公司宣布為人工智能數(shù)據(jù)中心的網(wǎng)絡(luò)制定新的互聯(lián)技術(shù)開放標(biāo)準(zhǔn)UALink（UltAccelerator Link）以打破Nvidia的壟斷。產(chǎn)品方面，去年9月，英特爾展示了全球首款基于UCle 連接的Chiplet處理器測試芯片Pike Creek；今年7月，Alphawave Semi最新研發(fā)出業(yè)界首款3nm Ucle芯粒，該芯粒組面向超大規(guī)模數(shù)據(jù)中心、HPC和AI等高需求領(lǐng)域；是德科技推出的Chiplet PHY Designer是EDA行業(yè)首款針對UCle標(biāo)準(zhǔn)的仿真解決方案。

展望未來，Chiplet技術(shù)將持續(xù)創(chuàng)新，不斷自我迭代。先進(jìn)封裝技術(shù)不斷升級，從uBump→TSV→W2W bonding→D2D bonding；存儲不斷創(chuàng)新，從HBM2→HBM2E→HBM3 →HBM3E →HBM4。

多個(gè)國家和地區(qū)在Chiplet技術(shù)上的競爭將愈演愈烈。美國國家半導(dǎo)體技術(shù)中心（NSTC）發(fā)布《戰(zhàn)略藍(lán)圖》，建立Chiplet計(jì)劃，以實(shí)現(xiàn)開放創(chuàng)新的Chiplet市場英特爾牽頭成立UCle聯(lián)盟，推動Chiplet技術(shù)標(biāo)準(zhǔn)化、生態(tài)化。

韓國三星提出高級代工生態(tài)系統(tǒng)（SAFE），與合作伙伴建立合作生態(tài)系統(tǒng)，實(shí)現(xiàn)“一站式 Chiplet 封裝”，開發(fā)2.5D/3D先進(jìn)封參考設(shè)計(jì)流程。中國臺灣臺積電發(fā)起3D Fabric 聯(lián)盟，聯(lián)合產(chǎn)業(yè)上下游企業(yè)提供全流程的服務(wù)，定義PDK和接口標(biāo)準(zhǔn)、參考設(shè)計(jì)流程。總而言之，Chiplet技術(shù)發(fā)展現(xiàn)狀是暗流涌動，機(jī)遇叢生。

Chiplet技術(shù)將在先進(jìn)封裝集成、互聯(lián)接口、存儲技術(shù)、電源技術(shù)、計(jì)算體系架構(gòu)、接口標(biāo)準(zhǔn)與生態(tài)等方面持續(xù)創(chuàng)新，不斷自我迭代，推動芯片算力持續(xù)提升。吳華強(qiáng)說到：“Chiplet是一個(gè)戰(zhàn)略賽道，我們需要凝聚共識，抓住重大創(chuàng)新機(jī)遇?！?/p>