答疑系列：FPGA交流群問題答疑（一）

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今天給大俠帶來在FPAG技術(shù)交流群里平時討論的問題答疑合集（一），以后還會多推出本系列，話不多說，上貨。

FPGA技術(shù)交流群目前已有十多個群，QQ和微信均覆蓋，有需要的大俠可以進(jìn)群，一起交流學(xué)習(xí)，共同進(jìn)步。

交流問題（一）

Q：兩塊fpga怎么做時鐘同步呢？

A：要實(shí)現(xiàn)兩塊 FPGA 的時鐘同步，可以考慮以下方法：

一、使用同源時鐘

1. 外部時鐘源

? 使用一個高精度的外部時鐘源，如晶振，將其輸出連接到兩塊 FPGA。確保時鐘信號的質(zhì)量和穩(wěn)定性，避免信號衰減和噪聲干擾。

? 可以選擇合適的頻率和時鐘類型，以滿足系統(tǒng)的需求。

2. 時鐘分配網(wǎng)絡(luò)

? 使用時鐘分配芯片或模塊，將外部時鐘源的信號分配到兩塊 FPGA。這樣可以確保時鐘信號的相位和頻率在兩塊 FPGA 之間保持一致。

? 時鐘分配網(wǎng)絡(luò)應(yīng)具有低抖動和低偏移特性，以提高時鐘同步的精度。

二、使用時鐘同步協(xié)議

1. 同步時鐘協(xié)議

? 可以使用同步時鐘協(xié)議，如 IEEE 1588（Precision Time Protocol，精確時間協(xié)議）或其他自定義的同步協(xié)議，來實(shí)現(xiàn)兩塊 FPGA 之間的時鐘同步。

? 這些協(xié)議通過在網(wǎng)絡(luò)上交換時間信息，調(diào)整本地時鐘，以實(shí)現(xiàn)高精度的時鐘同步。

2. 硬件支持

? FPGA 通常具有硬件支持時鐘同步協(xié)議的功能模塊，如 PLL（Phase Locked Loop，鎖相環(huán)）、DCM（Digital Clock Manager，數(shù)字時鐘管理器）等?？梢岳眠@些模塊來實(shí)現(xiàn)時鐘同步。

三、使用數(shù)據(jù)通信進(jìn)行時鐘同步

1. 數(shù)據(jù)傳輸協(xié)議

? 通過數(shù)據(jù)通信的方式，在兩塊 FPGA 之間傳輸時間戳或時鐘信息，以實(shí)現(xiàn)時鐘同步。

? 可以使用高速串行通信協(xié)議，如 PCI Express、Ethernet 等，或者自定義的數(shù)據(jù)傳輸協(xié)議。

2. 時鐘恢復(fù)

? 在接收端的 FPGA 中，使用時鐘恢復(fù)電路或算法，從接收到的數(shù)據(jù)中提取時鐘信號，并與本地時鐘進(jìn)行同步。

四、注意事項(xiàng)

1. 時鐘信號質(zhì)量

? 確保時鐘信號的質(zhì)量，包括低抖動、低偏移、高穩(wěn)定性等。可以使用時鐘緩沖器、濾波器等器件來改善時鐘信號質(zhì)量。

? 避免時鐘信號受到噪聲、干擾和串?dāng)_的影響。

2. 時鐘布線

? 合理規(guī)劃時鐘布線，盡量縮短時鐘信號的傳輸路徑，減少信號延遲和失真。

? 使用差分時鐘信號和屏蔽布線可以提高時鐘信號的抗干擾能力。

3. 時鐘同步精度要求

? 根據(jù)系統(tǒng)的需求，確定所需的時鐘同步精度。不同的應(yīng)用場景可能對時鐘同步的精度要求不同。

? 可以通過調(diào)整時鐘同步算法的參數(shù)、增加時鐘同步的頻率等方式來提高同步精度。

總之，實(shí)現(xiàn)兩塊 FPGA 的時鐘同步需要綜合考慮時鐘源、時鐘分配、同步協(xié)議、數(shù)據(jù)通信等因素，并根據(jù)具體的應(yīng)用需求選擇合適的方法。在設(shè)計(jì)過程中，要注意時鐘信號質(zhì)量、布線和同步精度等問題，以確保系統(tǒng)的穩(wěn)定運(yùn)行。

交流問題（二）

Q：關(guān)于以太網(wǎng)通信，就是mac和phy芯片是怎么樣穩(wěn)定連接的？

關(guān)于以太網(wǎng)通信，有一個問題想要請教一下大家。

就是mac和phy芯片是怎么樣穩(wěn)定連接的，中間的具體步驟是什么。

因?yàn)槲矣龅搅艘粋€因?yàn)閙ac和phy的連接不穩(wěn)定導(dǎo)致以太網(wǎng)不通的情況。

我的電路是處理器的gmac通過RGMII和phy芯片88e1111進(jìn)行通信，然后phy芯片后接變壓器和rj45接口連接到電腦的網(wǎng)口上。

但是在進(jìn)行以太網(wǎng)通信時，不論是設(shè)置為自適應(yīng)或者是強(qiáng)制十兆全雙工，百兆全雙工，千兆全雙工，都無法建立穩(wěn)定的鏈接。ping很難通，然后處理器一直重復(fù)打印連接上網(wǎng)絡(luò)和網(wǎng)絡(luò)斷開。我可以確認(rèn)phy芯片和電腦的鏈接是穩(wěn)定的，讀過phy芯片里面的狀態(tài)寄存器，不管設(shè)置什么速率都是正常鏈接的。而且phy芯片所發(fā)出的時鐘rx_clk也一直符合我設(shè)置的速率，電腦端設(shè)置百兆模式，rx_clk就是25M，電腦端設(shè)置十兆模式，rx_clk就是2.5M。而gmac所發(fā)出的時鐘gtx_clk就不跟著我設(shè)置的速率變動，一直是2.5M的頻率。

所以我認(rèn)為是gmac和phy芯片的連接狀態(tài)有問題導(dǎo)致通信不穩(wěn)定的，所以想咨詢下gmac和phy芯片之間有什么確認(rèn)連接的步驟。

A：MAC和 PHY芯片之間的穩(wěn)定連接通常需要以下步驟和相關(guān)設(shè)置：

1. 硬件連接：確保 GMAC與 PHY 芯片之間的 RGMII連接正確。包括數(shù)據(jù)線、時鐘線（GTX_CLK 和 RX_CLK）、控制線（如 Tx_CTL、Rx_CTL 等）等的連接。

2. 時鐘設(shè)置：GTX_CLK 時鐘異?？赡軐?dǎo)致連接問題。檢查 GMAC 輸出的 GTX_CLK 時鐘是否符合 RGMII 接口的規(guī)范和 PHY 芯片的要求。確保時鐘頻率在不同速率設(shè)置下正確切換。

3. 寄存器配置：通過 SMI對 PHY 芯片進(jìn)行寄存器配置是關(guān)鍵步驟。MAC 層芯片使用 MDC和 MDIO與 PHY 芯片通信，讀寫其寄存器。需檢查以下寄存器的設(shè)置：

? 自協(xié)商相關(guān)寄存器：確保自協(xié)商功能正常開啟或根據(jù)需要進(jìn)行正確的強(qiáng)制速率和雙工模式設(shè)置。

? 連接狀態(tài)寄存器：讀取這些寄存器以確認(rèn) PHY 芯片是否正確檢測到與對端的連接，并檢查是否有錯誤或異常狀態(tài)。

? 其他相關(guān)寄存器：根據(jù) PHY 芯片的數(shù)據(jù)手冊，檢查可能影響連接穩(wěn)定性的其他寄存器設(shè)置。

4. 電源和接地：確保 PHY 芯片的電源供應(yīng)穩(wěn)定，并且接地良好，以避免干擾和不穩(wěn)定的情況。

5. 兼容性檢查：雖然不同公司的 MAC 和 PHY 芯片通常遵循 IEEE 的規(guī)范以保證兼容性，但仍需確認(rèn)兩者之間的兼容性是否良好?？赡苄枰殚喰酒臄?shù)據(jù)手冊、參考設(shè)計(jì)或咨詢芯片供應(yīng)商，以確保它們在特定的應(yīng)用場景下能夠正常配合工作。

6. 軟件驅(qū)動：確保設(shè)備的驅(qū)動程序正確安裝且與硬件匹配。驅(qū)動程序可能需要進(jìn)行適當(dāng)?shù)呐渲?，例如設(shè)置 MAC 相關(guān)的控制位，以建立與 PHY 芯片的通訊并啟用數(shù)據(jù)包的接收。

7. 鏈路完整性檢測：PHY 芯片通常可以檢測鏈路的完整性，例如是否存在載波信號。檢查 PHY 芯片的相關(guān)寄存器或狀態(tài)指示，以確定它是否正確檢測到與電腦之間的鏈路。

8. 干擾和噪聲排查：檢查電路中是否存在可能導(dǎo)致信號干擾或噪聲的因素，例如電磁干擾、電源波動等?？梢圆扇∵m當(dāng)?shù)钠帘巍V波等措施來減少干擾。

交流問題（三）

Q：請教大家一個問題，ZYNQ7020的PL端引腳可以配置為上拉輸入或者下拉輸入嗎？

A：ZYNQ7020的PL端引腳可以配置為上拉輸入或者下拉輸入。

ZYNQ7000系列引腳主要分為 PSIO（ARM 處理系統(tǒng)的專用引腳）、SELECTIO（普通的 FPGA 引腳）、CONFIGURATION PINS IN BANK0（JTAG 類引腳等）、GTX PINS（高速串行收發(fā)引腳）、XADC PINS（模數(shù)轉(zhuǎn)換引腳）等。其中 SELECTIO 引腳屬于普通的 FPGA 引腳。

在進(jìn)行引腳配置時，需要使用相關(guān)的開發(fā)工具（如 Vivado 等），通過設(shè)置引腳的屬性來實(shí)現(xiàn)上拉或下拉輸入的配置。具體的配置方法可能會因開發(fā)環(huán)境和項(xiàng)目需求而有所不同。

另外，ZYNQ7000 系列芯片的 PS（處理系統(tǒng)）端還提供了 MIO（多功能 I/O）和 EMIO（擴(kuò)展多功能 I/O）。MIO 是 PS 端由 ARM 控制的固定引腳；EMIO 則是通過 PL 進(jìn)行擴(kuò)展的引腳，使用時需要分配 PL 端的引腳并消耗 PL 端資源。當(dāng) PS 端的 MIO 不夠用時，可以通過配置 EMIO 來控制 PL 端的引腳。

今天先整理三個問題答疑，后續(xù)還會持續(xù)推出本系列。