基于FPGA VHDL 的 FSK調(diào)制與解調(diào)設(shè)計(jì)

大俠好，歡迎來到FPGA技術(shù)江湖，江湖偌大，相見即是緣分。大俠可以關(guān)注FPGA技術(shù)江湖，在“闖蕩江湖”、"行俠仗義"欄里獲取其他感興趣的資源，或者一起煮酒言歡。

大俠好，許久不見。今天“寧夏李治廷”給各位大俠帶來基于FPGA VHDL 的 FSK調(diào)制與解調(diào)。以后機(jī)會多多，慢慢分享一些項(xiàng)目開發(fā)以及深造學(xué)習(xí)方面的內(nèi)容，歡迎各位大俠一起切磋交流，華山論劍，不論成敗，取其精華，去其糟粕，共同進(jìn)步。話不多說，上貨。

一、VHDL語言

VHDL誕生于1982年。在1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。

此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。而Verilog HDL是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個仿真與驗(yàn)證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。

1985年Moorby推出它的第三個商用仿真器Verilog-XL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。1989年CADENCE公司收購了GDA公司，使得VerilogHDL成為了該公司的獨(dú)家專利。1990年CADENCE公司公開發(fā)表了Verilog HDL，并成立LVI組織以促進(jìn)Verilog HDL成為IEEE標(biāo)準(zhǔn)，即IEEE Standard 1364-1995。VHDL的邏輯綜合就較之Verilog HDL要出色一些，強(qiáng)調(diào)于組合邏輯的綜合。

二、FSK

頻移鍵控（Frequency Shift Keying.FSK）是用不同頻率的載波來傳遞數(shù)字信號，并用數(shù)字基帶信號控制載波信號的頻率，具有抗噪聲性能好、傳輸距離遠(yuǎn)、誤碼率低等優(yōu)點(diǎn)。在中低速數(shù)據(jù)傳輸中，特別是在衰落信道和頻帶較寬的信道中傳輸數(shù)據(jù)時，有著廣泛的應(yīng)用。

三、實(shí)現(xiàn)

1.?FSK調(diào)制VHDL主要程序

2.?FSK解調(diào)VHDL主要程序

四、仿真

1.?FSK調(diào)制VHDL程序仿真圖

a. 載波f1、f2分別是通過對clk的12分頻和2分頻得到的。

b. 基帶碼長為載波f1的2個周期，為載波f2的6個周期。

c. 輸出的調(diào)制信號y在時間上滯后于載波信號一個clk，滯后于系統(tǒng)時鐘2個clk。

2. FSK解調(diào)VHDL程序仿真圖

a. 在q=11時，m清零。

b. 在q=10時，根據(jù)m的大小，進(jìn)行對輸出基帶信號y的電平的判決。

c. 在q為其它值時，計(jì)數(shù)器m計(jì)下xx（寄存x信號）的脈沖數(shù)。

d. 輸出信號y滯后輸入信號x 10個clk。

本次分享到此結(jié)束，各位大俠，有緣再見，告辭。