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引言：FPGA設計中使用了各種PCB SelectIO?接口VREF生成電路。有時即使在以前的設計中已經成功的在電路板上設計了VREF生成電路，也會在VREF引腳上發(fā)現大量噪聲（200–400mV）。大量VREF噪聲的存在可能導致高性能SelectIO接口（如寬DDR3存儲器接口）的設計裕度損失。本文重點介紹這種VREF噪聲的來源，并給出優(yōu)化PCB SelectIO VREF生成電路的方法。
1. VREF輸入
圖1顯示了FPGA內部VREF電路的簡化視圖。電路由包含VREF引腳的SelectIO bank的VCCO電源軌供電。FPGA比較器電路呈現高阻抗輸入負載（從DC角度來看）。
圖1：FPGA VREF電路的簡化視圖
2. 跟蹤要求
通常，SelectIO頻帶的VCCO電源受到多個源（例如SelectIO開關活動和開關電源諧波）的低振幅、高頻噪聲。為了獲得最大的噪聲裕度，這需要由PCB電路產生的VREF電壓來實時跟蹤VCCO上的變化（VREF＝跟蹤VCCO/2）。這很容易通過電阻分壓器實現，如圖2所示。
圖2：用電阻分壓器生成VREF電壓
VREF供電不應使用標準電源穩(wěn)壓器。因為電源穩(wěn)壓器理想情況下被設計為輸出電壓不隨輸入電壓的變化而變化電路。然而，這對于VREF應用來說是不希望的特性，因為VREF輸出要保持跟蹤VCCO變化。
除了由于缺乏跟蹤而導致性能下降之外，標準電源穩(wěn)壓器還增加了成本。因為VREF電流負載通常非常?。s1μA的典型值）。
圖3：TPS51200為DDR3供電電路
特殊的DDR3參考電源穩(wěn)壓器被設計用于產生VREF電壓并跟蹤VCCO的變化（例如，德州儀器TPS51200，國產思瑞浦的TPL51200），如圖3所示?？梢允褂眠@些電源穩(wěn)壓器，但它們會增加不必要的費用。
3. VREF噪聲根本原因
噪聲問題具有串擾、耦合機制和所謂的“受害者”電路的共同屬性。對于SelectIO VREF噪聲，最常見的噪聲源是SelectIO接口開關時的開關頻率（和諧波）。耦合機制產生的噪聲通過電源軌和直接連接到FPGA VREF引腳的PCB走線引入。
圖4顯示了FPGA VREF管腳路徑上的寄生電感和電容元件，該圖可以更深入的了解VREF噪聲的引入路徑。
圖5：BGA封裝構成
L1是從FPGA焊球到管芯的封裝電感，并且在封裝類型（例如，引線鍵合CSG和倒裝芯片FFG封裝）之間顯著變化。L1也因引腳而異。C1是管芯輸入電容，其在FPGA工藝節(jié)點之間具有一些變化。L1的值可以從包文件中獲得，C1的值從RLGC IBIS模型中獲得。為了便于說明，表1顯示了倒裝芯片封裝中28 nm工藝節(jié)點上的7系列XC7VX485T-FFG1761器件中一些VREF引腳的值選擇。
表1：XC7VX485t-FFG1761上某些具有代表性的VREF引腳L1和C1值
注意：
1.在28 nm節(jié)點上的7個串聯(lián)器件上的HR SelectIO的平均管芯電容為~7.5 pF。
2.高性能。
此外，PCB過孔結構、PCB堆疊和接地間隙拓撲（典型值分別為約0.5nH和約1 pF）提供了少量額外的雜散電感和電容。
忽略這些小的附加PCB貢獻，L1和C1形成諧振受害者電路。頻率接近L1和C1定義的諧振的任何小的、持續(xù)的輸入信號都會激發(fā)該諧振，L1和C1的這種諧振行為是過多VREF噪聲的根本原因。
4. 典型受害者諧振頻率
表2顯示了XC7VX485T-FFG1761器件LC電路的諧振頻率為：
1/（2π（LC）?）
表2：XC7VX485T-FFG1761上一些代表性VREF引腳的典型諧振頻率
大約800MHz的諧振頻率是最麻煩的。大部分DDR3接口以接近該頻率的速率運行。例如，DDR1600是一種通用接口速率，其基本時鐘速率為800MHz，非常接近VREF引腳B18的887MHz的受害者諧振頻率，如表2所示。大量能量可以耦合到受害者諧振電路，從而產生大量的VREF噪聲。
可以看到VREF噪聲產生的另一個應用領域是高速LVDS接口領域。這些接口可以在1.2Gb/s到1.5Gb/s的范圍內運行。在基本時鐘頻率和基本時鐘頻率（三次諧波頻率）的3倍處存在顯著干擾。800Mb/s
DDR接口將具有1.2GHz的三次諧波含量。從表2可以看出，這些LVDS DDR接口可能會產生VREF噪聲。
5 .設計到設計的變化
到目前為止已經確定了導致VREF噪聲的存在或不存在的幾個變量。其中一些變量，如SelectIO開關頻率、封裝寄生效應（包括引腳到引腳的變化）和IC工藝參數在設計代之間的變化并不明顯。由此，可以看出PCB電路設計可能會在一種設計提供安靜的VREF參考電源軌，而在另一種設計中提供較大的VREF噪聲。
6. 優(yōu)化VREF電路設計推薦
本節(jié)討論了VREF引腳B18上887MHz諧振的示例，假設DDR3接口以1.6 Gb/s的速度運行。最小化VREF噪聲的一種方法是將阻抗最小為~887MHz的電容器連接到VREF引腳。該電容器的物理位置應盡可能靠近VREF引腳。圖4顯示了這種電容器的特性。
圖6：Murata的阻抗與頻率特性 （GRM033B11C151KA01）電容器
如圖6所示，Murata的150pF，0201尺寸電容器（GRM033B11C151KA01）在電容器的自諧振頻率~887MHz附近具有非常低的阻抗（0.7Ω）。（Murata有一個在線工具，顯示電容器自諧振和其他電容器特性http://www.murata.com/products/design_support/simsurfing/index.html)。
盡管該電容器消除了887MHz附近的高頻噪聲，但諧振頻率仍然存在，并且已經轉移到一些其他頻率。這種偏移的諧振頻率范圍仍然可能受到一些特定于客戶的數據模式的激勵，這可能會產生難以調試的問題?？梢杂镁哂幸欢ǚ秶碾娙葜岛拖鄳秶淖钚∽杩沟囊幌盗须娙萜鱽頂U展這種方法。然而，將所需電容器的數量物理地定位在足夠靠近FPGA VREF球/引腳的位置變得不切實際。
推薦的電路示意圖如圖7所示，相應的PCB物理布局如圖8所示。
圖7：VREF的推薦電路示意圖
圖8：VREF的推薦物理布局
該電路引入電阻元件R3以抑制振蕩。電容器C2大于C1，有效地將R3的一端高頻接地，將R3插入FPGA內部由L1和C1組成的電路中。高頻下的電路行為可以通過圖9中所示的電路來近似。
圖9：VREF電路在高頻下的表示
具有0.8mm球間距的封裝可能會導致設計者不能使用VREF引腳附近的某些FPGA管腳，以為0201封裝阻容器件騰出布置空間。
在布局到位的情況下，可以調整R3和C2的值以適應實際設計。該電路近似于二階諧振電路。R3和C2應選擇為使電路臨界阻尼，應避免出現阻尼不足的情況。
現在可以選擇R3的值，使得電路受到臨界阻尼。在這種情況下：
R3=2（L/C）?
對于前面示例中的VREF引腳B18：??? R3=2x（6.9 nH/4.67 pF）?=77Ω。
這個電路的物理布局很重要。R3和C2需要在物理上盡可能靠近FPGA的VREF管腳，如圖9所示。表3顯示了XC7VX485T-FFG1761設備上VREF引腳B18和L11實現臨界阻尼特性的部件規(guī)格。
表3：VREF引腳B18和L11臨界阻尼特性的元件規(guī)范
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