FPGA零基礎學習系列精選：數字通信中的電壓標準

作者：郝旭帥??校對：陸輝

大俠好，歡迎來到FPGA技術江湖。本系列將帶來FPGA的系統(tǒng)性學習，從最基本的數字電路基礎開始，最詳細操作步驟，最直白的言語描述，手把手的“傻瓜式”講解，讓電子、信息、通信類專業(yè)學生、初入職場小白及打算進階提升的職業(yè)開發(fā)者都可以有系統(tǒng)性學習的機會。

系統(tǒng)性的掌握技術開發(fā)以及相關要求，對個人就業(yè)以及職業(yè)發(fā)展都有著潛在的幫助，希望對大家有所幫助。后續(xù)會陸續(xù)更新 Xilinx 的 Vivado、ISE 及相關操作軟件的開發(fā)的相關內容，學習FPGA設計方法及設計思想的同時，實操結合各類操作軟件，會讓你在技術學習道路上無比的順暢，告別技術學習小BUG卡破腦殼，告別目前忽悠性的培訓誘導，真正的去學習去實戰(zhàn)應用，這種快樂試試你就會懂的。話不多說，上貨。

數字通信中的電壓標準

信號存在的意義是為了能夠進行信息的溝通，所以要求接收方必須能夠正確的接收到信號，否則信號將沒有任何存在的意義。

為了信息能夠正確進行傳輸，發(fā)送和接收要有對信息認定的標準（發(fā)送方發(fā)送高電平，接收方要認為是高電平；發(fā)送方發(fā)送低電平，接收方要認為是低電平）。

在數字電路中，經常輸入或者輸出“高”、“低”電平，那么多高的電壓標準算作是“高電平”呢？難道只有“0V”才算低電平？這些問題相信是任何一個初學者心中的疑慮。

我們平時所說的電壓其實是電壓差。例如：家用電壓220V（火線）是相對于“零線”來說。

ASIC（Application Specific Integrated Circuit，專用集成電路）之間的相互通信是通過I/O發(fā)出高低電平進行通信的，這些電平都要符合相應的電平標準。

圖1 ：傳輸模型

現在數字通信系統(tǒng)中，I/O電壓標準包括早期的TTL標準，CMOS標準，LVTTL標準，LVCMOS標準，RS232，RS485標準以及HSTL(High Speed Transceiver Logic)標準和較新的LVDS（Low-Voltage Differential Signal）等標準。不同的標準支持的器件不同，支持的傳輸速度不同，支持的噪聲容限也不同。從另一個方面來看，I/O標準的進步反映了數字系統(tǒng)的進步。

在實際中，各處的零電位實際上是不太相同的，將地線接在一起是為了統(tǒng)一零電位，以保證各處的電壓，即電勢差有統(tǒng)一的關系。

I/O端口標準按照信號的傳輸方式，分為單端信號（圖1-8），差分信號（圖1-9）和偽差分信號（圖1-10、圖1-11）。

圖2 ：單端信號傳輸模型

單端信號傳輸時，在單獨的導線上傳輸信號，其邏輯電平相對于GND（地）。ASIC_A以相對于GND的邏輯進行驅動，接收端也用相對于地的邏輯進行捕獲。LVTTL標準和LVCMOS標準都是單端信號標準。

單端信號傳輸一般都是短距離的傳輸，并且一般都是統(tǒng)一電源供電。中間的干擾相對較少。

LVDS，即LowVoltageDifferentialSignaling，是一種低壓差分信號技術接口。它是美國NS公司(美國國家半導體公司)為克服以TTL電平方式傳輸寬帶高碼率數據時功耗大、EMI電磁干擾大等缺點而研制的一種數字視頻信號傳輸方式。

LVDS輸出接口利用非常低的電壓擺幅(約350mV)在兩條PCB走線或一對平衡電纜上通過差分進行數據的傳輸，即低壓差分信號傳輸。采用LVDS輸出接口，可以使得信號在差分PCB線或平衡電纜上以幾百Mbit/s的速率傳輸，由于采用低壓和低電流驅動方式，因此，實現了低噪聲和低功耗。目前，LVDS輸出接口在17in及以上液晶顯示器中得到了廣泛的應用。

圖3 ：差分信號傳輸模型

圖4 ：差分信號傳輸連接關系

差分信號進行傳輸時，使用兩條傳輸線傳輸信號，ASIC_A按照信號的差值進行邏輯驅動，ASIC_B也按照信號的差值進行邏輯捕獲。差分信號具有很強的抗共模干擾能力，因此它的速度性能和噪聲性能較好，多用于高速數據傳輸。LVDS標準為I/O差分標準。

圖5 ：單端偽差分傳輸模型

圖6 : 單端偽差分傳輸連接關系

單端偽差分信號進行傳輸時，使用一條傳輸線傳輸信號，ASIC_A正常發(fā)送邏輯值，ASIC_B接收是相對于ref_V（參考電壓）進行接收。ref_V一般為傳輸電壓的一半。接收端的信號電壓低于ref_V當作邏輯“低”，高于ref_V當作邏輯“高”。

圖7 ：雙端偽差分傳輸模型

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圖8 ：雙端偽差分傳輸連接關系

雙端偽差分信號傳輸時，使用兩條傳輸線分別傳輸信號的“正”、“反”邏輯。ASIC_A發(fā)送信號的電平與“反”電平，接收端按照單端偽差分接收標準接收，然后取出其中一路作為輸出。

偽差分標準的信號輸出幅度較小，電源邏輯比真差分電路簡單，噪聲容限大而且與JEDEC支持的SDRAM的L-Bank結構相對應，所以被應用于DDR/DDR2/DDR3接口，數據速率可以達到600Mbit/s。

從發(fā)送端發(fā)出信號，經過線路的干擾影響，其電平可能升高或者降低，因而接收端必須在一個電平范圍內判斷它的邏輯值。這個電平范圍稱為噪聲容限（Noise Margin， NM）。不同的信號傳輸方式和I/O標準有不同的噪聲容限和邏輯值判斷方式。

圖9 ：高電平噪聲容限示意圖?

圖10?：低電平噪聲容限示意圖

在單端信號傳輸高電平中，ASIC_A輸出高電平的電壓值要在VOH_max和VOH_min之間，ASIC_B為了能夠正確接收到邏輯，所以要求VIH_max大于VOH_max，VIH_min小于VOH_min。而VIH_max和VOH_max都是受到電源電壓的影響，并且越高肯定會判斷成為邏輯高，因此VIH_min和VOH_min才是影響傳輸的關鍵。所以高電平的噪聲容限（NMH）為VOH_min — VIH_min。

對于低電平而言，ASIC_A輸出高電平的電壓值要在VOL_max和VOL_min之間，ASIC_B為了能夠正確接收到邏輯，所以要求VIL_max大于VOL_max，VIL_min小于VOL_min。而VIL_min和VOL_min都是受到GND的影響，并且越低肯定會判斷成為邏輯低，因此VIL_max和VOH_max才是影響傳輸的關鍵。所以低電平的噪聲容限（NML）為VIL_max — VOL_max。如果發(fā)送端和接收端不能滿足以上條件，那么通信就會受到影響。

圖11 ：某芯片的電氣標準

圖12 ：各類電壓標準詳細信息

思考：3.3V供電的單片機如何和5V供電的單片機進行通信？

1.?電平轉換芯片

2.?通過上拉電阻或者三極管等