上海ICRD關于5nm FinFET工藝性能影響因素和基于應變硅工藝改進方案的研究成果發(fā)布于2020年中國國際半導體技術大會,研究探索了外延層Ge含量、摻雜以及鰭高等因素對性能的影響并找到了獲得最佳空穴遷移率的“甜蜜點”,有望助力FinFET工藝的優(yōu)化改進。
研究背景
在過去的幾十年里,從幾微米到現(xiàn)在的幾納米,CMOS集成電路制造工藝一直在不斷縮小。自22納米技術節(jié)點由英特爾公司首次實現(xiàn)FinFET結(jié)構(gòu)器件的量產(chǎn),臺積電、三星相繼開發(fā)量產(chǎn)了16/14 nm FinFET工藝節(jié)點,并開發(fā)至如今的5nm工藝,成為集成電路先進工藝的領頭羊。
當工藝節(jié)點發(fā)展到亞5nm階段,由于關鍵尺寸、柵極長度縮小造成的短溝道效應,諸如彈道輸運、量子限制效應等物理效應的影響已經(jīng)不可忽視。為抑制短溝道效應影響以獲得更好的器件性能,硅晶絕緣(SOI)、應變硅*等工藝改進方案出現(xiàn)。
然而在晶體管特征尺寸縮小到納米級,對溝道施加應力的技術難度很高,在5nm節(jié)點,影響應力和遷移率的物理因素十分復雜,探尋出一個技術上可行、工藝上可靠的施加應力的方法,成為了應變硅技術發(fā)展的迫切任務。
上海集成電路研發(fā)中心(ICRD)研發(fā)團隊研究了pMOS器件在不同影響因素下的有效空穴遷移率,其成果以“The Factors that Inflence the Effective Mobility in 5 nm pMOS Finfet Design”為題發(fā)表于去年6月舉辦的2020年中國國際半導體技術大會(英文縮寫CSTIC),于年底公開其內(nèi)容,課題組成員包括尚恩明、羅鑫、丁宇、胡少堅、陳壽面、趙宇航,尚恩明為本文通訊作者。
*應變硅:即Strained silicon,通過增大MOS管柵極使溝道硅原子間距增大,減小電子通行所受到的阻礙,載流子得以更順利地在源極和漏極之間流動,器件整體發(fā)熱量和能耗都會降低,而運行速度則得以提升。
研究內(nèi)容
本項研究中,團隊重點研究了5nm節(jié)點的FinFET應力和有效遷移率的相關影響因子,結(jié)果表明在襯底晶向/溝道晶向為(100)/<110>器件擁有最佳的溝道應力和空穴遷移率;而漏源區(qū)外延層對于pMOS應力的形成具有重要影響,種子外延層的Ge含量與體外延中的磷摻雜對于提高空穴遷移率起到了重要作用,Ge含量最佳值在40%左右。此外,團隊還對鰭高的影響進行了研究,發(fā)現(xiàn)在50nm高度時器件可達到最佳的飽和空穴遷移率。
5nm FinFET的關鍵參數(shù)情況
滑動查看種子外延層Ge含量與應力和遷移率關系
外延層中Ge含量分布圖
摻雜度與電導率gd與有效遷移率μeff的關系圖
前景展望
在2020年,臺積電和三星的5nm FinFET工藝相繼量產(chǎn),與此同時,基于7nm工藝的產(chǎn)品依然有著旺盛的生命力??梢灶A見,在斥巨資研發(fā)新制程的同時,前代工藝因成本下降和良率穩(wěn)定的特點,也會持續(xù)散發(fā)生命力,而圍繞其展開的工藝改進和性能優(yōu)化也會持續(xù)進行。也是在這一年,中國大陸的集成電路產(chǎn)業(yè)遭遇了美國的強力圍剿,先進制程的研發(fā)進度也隨之放緩,但無論產(chǎn)業(yè)或研究領域,諸如本文所介紹的ICRD圍繞5nm工藝性能影響因素的研究項目,圍繞先進制程開發(fā)的仍在艱難中前行,這些成果也將在未來成為大陸集成電路產(chǎn)業(yè)進步的強大助力。
團隊介紹
上海集成電路研發(fā)中心(ICRD)成立于2002年,是國家支持組建、產(chǎn)學研合作的國家級集成電路研發(fā)中心。ICRD由中國集成電路相關企業(yè)集團和高校聯(lián)合投資組建而成,是一個獨立的面向全行業(yè)集成電路企業(yè)、大學及研究所開放的公共研發(fā)機構(gòu)。
ICRD掌握了多個技術代的工藝技術和知識產(chǎn)權;通過設立產(chǎn)業(yè)界共性技術研發(fā)項目,進行FinFET器件及工藝、5nm以下納米線晶體管等新器件和工藝技術的聯(lián)合研發(fā);開展產(chǎn)學研合作,研發(fā)晶體管級3D堆疊、量子點傳感器等前沿技術和產(chǎn)品。與此同時,ICRD通過不斷完善設備設施條件,加強國際合作,建成了中國條件最好的集成電路人才實訓基地,并對全行業(yè)和高校開放。
論文原文鏈接:
https://ieeexplore.ieee.org/document/9282475